數(shù)字電路設(shè)計中的時鐘設(shè)計

1、FPGACPLD數(shù)字電路設(shè)計經(jīng)驗1FPGACPLD數(shù)字電路設(shè)計經(jīng)驗分享數(shù)字電路設(shè)計經(jīng)驗分享摘要：摘要：在數(shù)字電路的設(shè)計中，時序設(shè)計是一個系統(tǒng)性能的主要標志，在高層次設(shè)計方法中，對時序控制的抽象度也相應提高，因此在設(shè)計中較難把握，但在理解RTL電路時序模型的基礎(chǔ)上，采用合理的設(shè)計方法在設(shè)計復雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計實例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達到一個較高水平。關(guān)鍵詞：關(guān)鍵詞：FP

2、GA數(shù)字電路時序時延路徑建立時間保持時間1數(shù)字電路設(shè)計中的幾個基本概念：數(shù)字電路設(shè)計中的幾個基本概念：1.1建立時間和保持時間：建立時間和保持時間：建立時間（setuptime）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（holdtime）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1。數(shù)據(jù)穩(wěn)定

3、傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時間的值可以為零。PLDFPGA開發(fā)軟件可以自動計算兩個相關(guān)輸入的建立和保持時間（如圖2）圖1建立時間和保持時間關(guān)系圖注：注：?在考慮建立保持時間時，應該考慮時鐘樹向后偏斜的情況，在考慮建立時間時應該考慮時鐘樹向前偏斜的情況。在進行后仿真時，最大延遲用來檢查建立時間，最小延時用來檢查保持時間。?建立時間的約束和時鐘周期有關(guān)，當系統(tǒng)在高頻時鐘下無法工作時，降低時鐘頻率就可以

4、使系統(tǒng)完成工作。保持時間是一個和時鐘周期無關(guān)的參數(shù)，如果設(shè)計不合理，使得布局布線工具無法布出高質(zhì)量的時鐘樹，那么無論如何調(diào)整時鐘頻率也無法達到要求，只有對所設(shè)計系統(tǒng)作較大改動才有可能正常工作，導致設(shè)計效率大大降低。因此合理的設(shè)計系統(tǒng)的時序是提高設(shè)計質(zhì)量的關(guān)鍵。在可編程器件中，時鐘樹的偏斜幾乎可以不考慮，因此保持時間通常都是滿足的。1.2FPGA中的競爭和冒險現(xiàn)象中的競爭和冒險現(xiàn)象信號在FPGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時

5、。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值FPGACPLD數(shù)字電路設(shè)計經(jīng)驗3器的D輸入端對毛刺不敏感。根據(jù)這個特性，我們應當在系統(tǒng)中盡可能采用同步電路，這是因為同步電路信號的變化都發(fā)生在時鐘沿，只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本

6、上都不可能滿足數(shù)據(jù)的建立和保持時間）去除毛刺的一種常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點，在輸出信號的保持時間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。圖4給出了這種方法的示范電路，圖5是仿真波形。圖4消除毛刺信號方法之二圖5圖4所示電路的仿真波形如前所述，優(yōu)秀的設(shè)計方案，如采用格雷碼計數(shù)器，同步電路等，可以大大減少毛刺，但它并不能完全消除毛刺。毛刺并不是對所有輸入都有危害，例如D觸發(fā)

7、器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。因此我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。但對于D觸發(fā)器的時鐘端，置位端，清零端，則都是對毛刺敏感的輸入端，任何一點毛刺就會使系統(tǒng)出錯，但只要認真處理，我們可以把危害降到最低直至消除。下面我們就對幾種具體的信號進行探討。1.3清除和置位信號清除和置位信號在FPGA的設(shè)計中，全局的清零和置位信號必須經(jīng)過全局的清零和置位管腳輸入，因為他們也屬于