【實驗二】7段數(shù)碼顯示譯碼器設(shè)計

1、EDA實驗,【實驗二】7段數(shù)碼顯示譯碼器設(shè)計,實驗?zāi)康?學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計。進一步熟悉VHDL設(shè)計技術(shù)，掌握CASE語句的使用。掌握文本輸入法的頂層設(shè)計方法。,實驗原理,組合電路的VHDL描述（1）實體表達ENTITY e_name IS PORT ( p_name : port_m data_type; ...

2、 p_namei : port_mi data_type );END ENTITY e_name;,實驗原理,以關(guān)鍵詞ENTITY引導(dǎo)，END ENTITY e_name結(jié)尾的語句部分稱為實體，VHDL實體描述了電路器件的外部情況及各信號端口的基本性質(zhì)。e_name為實體名，p_name 是端口信號名，port_m 表達端口模式， 可綜合的端口模式有4種，它們分別是“IN”、“OUT”、“INOUT”和“BUFFER”

3、，用于定義端口上數(shù)據(jù)的流動方向和方式。,實驗原理,data_type是數(shù)據(jù)類型名。在VHDL中，預(yù)先定義好的數(shù)據(jù)類型有多種，如整數(shù)數(shù)據(jù)類型INTEGER、布爾數(shù)據(jù)類型BOOLEAN、標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGIC(和BIT數(shù)據(jù)類型相比，STD_LOGIC具有更寬的取值范圍)和位數(shù)據(jù)類型BIT等。,實驗原理,BIT數(shù)據(jù)類型的信號規(guī)定的取值范圍是邏輯位‘1’和‘0’。在VHDL中，邏輯位0和1的表達必須加單引號‘ ’，否

4、則VHDL綜合器將0和1解釋為整數(shù)數(shù)據(jù)類型INTEGER。,實驗原理,（2）結(jié)構(gòu)體表達 ARCHITECTURE arch_name OF e_name IS [說明語句]BEGIN (功能描述語句)END ARCHITECTURE arch_name ；,實驗原理,關(guān)鍵詞ARCHITECTURE引導(dǎo)， END ARCHITECTURE one結(jié)尾的語句部分稱為結(jié)構(gòu)體，VHDL結(jié)構(gòu)體負責(zé)描述電路器件的內(nèi)部邏輯功能和電路

5、結(jié)構(gòu)。,實驗原理,“說明語句”包括在結(jié)構(gòu)體中，用以說明和定義數(shù)據(jù)對象、數(shù)據(jù)類型、元件調(diào)用聲明等。說明語句并非是必須的。SIGNAL e : STD_LOGIC;“功能描述語句”，必須在結(jié)構(gòu)體中給出相應(yīng)的電路功能描述語句，可以是并行語句、順序語句或其組合。,實驗原理,進程語句和順序語句由PROCESS引導(dǎo)的語句稱為進程語句。所有順序描述語句都必須放在進程語句中。PROCESS（a，b，s）稱為進程的敏感信號表，通常要求把進程

6、中的所有輸入信號都放在敏感信號表中。,實驗原理,PROCESS語句的執(zhí)行由敏感信號的變化啟動，引導(dǎo)語句被執(zhí)行一遍，然后返回進程的起始端，進入等待狀態(tài)，直到下一次任意敏感信號的變化。,實驗原理,7段數(shù)碼顯示譯碼器設(shè)計7段數(shù)碼顯示器是純組合電路。為了滿足十六進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中實現(xiàn)。7段譯碼器的VHDL的程序，A[3..0]是二進制碼輸入端，LED7S是7段輸出信號。,實驗原理

7、,輸出信號LED7S的位分別接數(shù)碼管的7個段，高位在左，低為在右。例如當(dāng)LED7S輸出為“1101101”時，數(shù)碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。,實驗內(nèi)容,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT( A: IN STD_LOGIC_VECTOR

8、(3 DOWNTO 0);END DECL7S;ARCHITECTURE ONE OF DECL7S IS BEGIN,實驗內(nèi)容,PROCESS(A) BEGINCASE A IS WHEN "0000" => LED7S LED7S LED7S LED7S LED7S<="1100110";,實驗內(nèi)容,WHEN "0101" => LE

9、D7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S<="0111001";,實驗內(nèi)容,WHEN "1101" => LED7S LED7S LED7S NULL;END CASE;END PROCESS;END ONE;,實驗要求,說明例4-1各語句的含義，以及該例的整體功能。在MAXPLUS II上進行編輯、編譯、綜合、適配、仿真。設(shè)計

10、16進制7段數(shù)碼顯示譯碼器的程序進行編輯、編譯、綜合、適配、仿真；并進行引腳鎖定及硬件測試。建議選實驗電路模式6，用數(shù)碼8顯示譯碼輸出（PIO46---PIO40），鍵8、鍵7、鍵6和鍵5（PIO13---PIO10）四位控制輸入，硬件驗證譯碼器的工作性能。,實驗數(shù)據(jù)記錄,預(yù)習(xí)要求,預(yù)習(xí)相關(guān)實驗內(nèi)容。畫出實驗原理圖。完成實驗步驟。驗證真值表，記錄下載結(jié)果。,思考題,用VHDL語言進行電路設(shè)計，文本文件存盤時，應(yīng)注意哪些問題？討論