數(shù)字電子技術(shù)--第10章--可編程邏輯器件

1、范立南 田丹 李雪飛 張明 編著清華大學(xué)出版社,數(shù)字 電 子 技 術(shù)第10章 可編程邏輯器件,,本章知識結(jié)構(gòu)圖,,第10章 可編程邏輯器件,? 10.1 可編程邏輯器件的基本特點? 10.2 現(xiàn)場可編程邏輯陣列(FPLA)? 10.3 可編程陣列邏輯(PAL)? 10.4 復(fù)雜的可編程邏輯器件? 10.5 實例電路分析：流水燈電路,是由編程來確定其邏輯功能的器件。Programmable Logic

2、al Device，簡稱 PLD,10.1　可編程邏輯器件的基本特點,10.2　現(xiàn)場可編程邏輯陣列,任何一個邏輯函數(shù)式都可以變換寫成與-或表達式，因而任何一個邏輯函數(shù)都可以用一級與邏輯電路和一級或邏輯電路來實現(xiàn)?，F(xiàn)場可編程邏輯陣列FPLA由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成,FPLA的基本電路結(jié)構(gòu),可編程陣列邏輯器件PAL是70年代后期推出的PLD器件。它采用可編程與門陣列和固定連接或門陣列的基本結(jié)構(gòu)形式，一般采

3、用熔絲編程技術(shù)實現(xiàn)與門陣列的編程。各種型號PAL的門陣列規(guī)模有大有小，但基本結(jié)構(gòu)類似。用PAL門陣列實現(xiàn)邏輯函數(shù)時，每個輸出是若干個乘積之和，即用乘積之和的形式實現(xiàn)邏輯函數(shù)，其中乘積項數(shù)目固定不變。,10.3 可編程陣列邏輯(PAL),PAL的基本結(jié)構(gòu),10.4 復(fù)雜的可編程邏輯器件,通常將集成密度大于1000個等效門/片的PLD稱為高密度可編程邏輯器件(HDPLD)，它包括可擦除可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD和

4、現(xiàn)場可編程門陣列FPGA三種類型。,10.4.1 CPLD的結(jié)構(gòu),CPLD是在EPLD基礎(chǔ)上發(fā)展起來的器件。與EPLD相比，它增加了內(nèi)部連線，對邏輯宏單元和I/O單元都作了重大改進。CPLD采用E2CMOS工藝制作，有些CPLD內(nèi)部還集成了RAM、FIFO或雙口RAM等存儲器，兼有FPGA的特性，許多CPLD還具備在系統(tǒng)編程能力，因此它比EPLD功能更強，使用更靈活。目前各公司生產(chǎn)的EPLD和CPLD產(chǎn)品都有各自的特點，但總體結(jié)構(gòu)大

5、致相同，它們至少包含了三種結(jié)構(gòu)：可編程邏輯宏單元，可編程I/O單元，可編程內(nèi)部連線。,10.4.2 CPLD編程簡介,CPLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對CPLD進行設(shè)計和編程的過程。,開發(fā)系統(tǒng)的硬件部分包括計算機和編程器。編程器是對CPLD進行寫入和擦除的專用裝置，能提供寫入或擦除操作所需要的電源電壓和控制信號，并通過并行接口從計算機接受編程數(shù)據(jù)，最終寫入CPLD中。,可編程邏輯器件的設(shè)計流程主要包括設(shè)計準備、設(shè)計輸入、設(shè)計

6、處理和器件編程四個步驟，同時包括相應(yīng)的功能仿真、時序仿真和器件測試三個設(shè)計驗證過程,CPLD設(shè)計流程,10.5 實例電路分析：流水燈電路,本實例是使用QuartusⅡ軟件在QuartusⅡ Block Editor中建立設(shè)計，或使用QuartusⅡ Text Editor通過AHDL、VerilogHDL或VHDL設(shè)計語言建立設(shè)計。,流水燈硬件設(shè)計連接圖,FPGA中元件連接圖,運行結(jié)果,本章小結(jié),,本章的重點在于介紹各種PLD在電路結(jié)

7、構(gòu)和性能上的特點，以及它們都能用來實現(xiàn)哪些邏輯功能，適用在哪些場合,FPLA和PAL是較早應(yīng)用的兩種PLD。這兩種器件多采用雙極性、熔絲工藝或UVCMOS工藝制作，電路的基本結(jié)構(gòu)是與-或邏輯陣列型。,,EPLD是采用UVCMOS工藝制作的高密度PLD，集成度可達數(shù)千門。另一種高密度PLD是FPGA。這種器件采用CMOS-SRAM工藝制作，電路結(jié)構(gòu)為邏輯單元陣列形式。,,各種PLD的編程工作都需要在開發(fā)系統(tǒng)的支持下進行。開發(fā)系統(tǒng)的硬件部分