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文檔簡介
1、提高精度的頻率計(jì)的設(shè)計(jì)原理,--verigol語言設(shè)計(jì),一、頻率計(jì)的改進(jìn),好了,現(xiàn)在我們知道普通的頻率計(jì)的工作原理,那么我們怎樣才能提高它的精度呢?,,問題提出,我們回頭來看看剛才的那個(gè)仿真圖:在此圖中,SIGNAL要是有一個(gè)(干擾)波動,那么頻率計(jì)的誤差就是1/10,此誤差很大,達(dá)不到頻率計(jì)的要求。那么我們怎樣才能提高它的精度呢?(思考),,有的同學(xué)認(rèn)為只要把小數(shù)點(diǎn)位置移動,精度自然就提高。我們想想,以上圖為例,計(jì)數(shù)器
2、的個(gè)數(shù)為10個(gè),頻率計(jì)的誤差是1/10,即使把它的顯示移動了,但是在分母不改變的情況下,精度是不會提高的。有的同學(xué)想到辦法是在相同的EN內(nèi),提高測量的SIGNAL的輸入頻率--增加計(jì)數(shù)器的個(gè)數(shù),是的,這是可以提高精度,但是SIGNAL測量不一定都是高頻率,測低頻率時(shí)呢?頻率計(jì)測量高頻率或低頻率總不能死定給用戶。所以這方法不行。,提高精度的方法:我們提高精度的方法就是在SIGNAL不變的情況下改變使能EN的“長度”,也就是分頻為10
3、倍。如圖 上圖,沒分頻時(shí)誤差是1/10?,F(xiàn)在我們把原來的使能提高為10倍,那么相同的時(shí)間內(nèi)計(jì)數(shù)器讀的SIGNAL的個(gè)數(shù)就是原來的10倍,計(jì)數(shù)器的個(gè)數(shù)為100,即使SIGNAL有一個(gè)(干擾)波動,那么在不改變測量信號的情況下誤差就是1/100,精度提高了10倍??墒切盘栠€是原來的信號,為了表明原來的值,我們才向左移動一位小數(shù)點(diǎn),以便給人看時(shí)能夠顯示正確數(shù)字,小數(shù)點(diǎn)是要這樣移動。上圖,沒分頻時(shí)誤差是1/
4、10,現(xiàn)在在不改變測量信號的情況下就是1/100,精度提高了10%。,,現(xiàn)在,大家明白了原理,下面主要的就是編程實(shí)現(xiàn)。以下來看看改進(jìn)的頻率計(jì).,,改進(jìn)的頻率計(jì)結(jié)構(gòu)圖:修改了分頻模塊,增加了一個(gè)控制模塊.,3、修改的分頻模塊,從原來的只有一個(gè)輸出二分頻,變成有三個(gè)輸出的分頻,分別以量程100K、10K、1K為準(zhǔn)分為10分頻、100分頻、1000分頻,4、控制模塊,如圖所示:輸入為分頻器出來的3個(gè)使能信號,控制器根據(jù)量程的
5、選擇其中一個(gè)作為輸出使能EN。OUT1,OUT2,OUT3為量程指示燈。,5、增加的反饋頻率計(jì),原理圖:,結(jié)束語,到此本次頻率計(jì)設(shè)計(jì)基本完成。不足之處: 分頻時(shí)的信號是以1HZ為基準(zhǔn)信號,當(dāng)分頻倍數(shù)很大時(shí),測量等待時(shí)間就很長。如100分頻時(shí)的測量,則要等待100S。如何縮短分頻時(shí)的等待時(shí)間,是此頻率計(jì)的有待改進(jìn)之處。,,關(guān)鍵代碼:Reg fxover,fxlow; //,fxover,fxlow鎖定反饋信號的電平;
6、 always@(posedge cntover) // cntover為計(jì)數(shù)器第八位的進(jìn)位信號,代表超 量程 begin if(clear) begin fxover=0; fxlow=0; end else begin fxover=1; fxlow=~fxover; end end
7、 assign stateshift={fxover,fxlow};,,參考代碼: always @(posedge clk) begin if (rst) begin count_en[2:0]=0; end else begin if (temp0==10) begin count_en[
8、0]=~count_en[0]; temp0=0; end else temp0=temp0+1;,,if (temp1==100) begin count_en[1]=~count_en[1]; temp1=0; e
9、nd else temp1=temp1+1; if (temp2==1000) begin count_en[2]=~count_en[2]; temp2=0; end else temp2=tem
10、p2+1; //load=~count_en; end end,,部分程序: always@(posedge clk) //*assign begin case(std_f_sel) 2'b00:begin en=indata[0]; end//; load=~en 2'b01:begin en=indata[1]; end//; load=
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