fpga經(jīng)典筆試題答案

1、1、FPGAFPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLBCLB）、可編程、可編程IOIO模塊和可編模塊和可編程內(nèi)部連線。程內(nèi)部連線。2CPLD的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu)，任意一對(duì)輸入、輸出端之間的延的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu)，任意一對(duì)輸入、輸出端之間的延時(shí)是固定時(shí)是固定；FPGA的內(nèi)部連線為分段式布線互連結(jié)構(gòu)，各功能單元間的延時(shí)不的內(nèi)部連線為分段式布線互連結(jié)構(gòu)，各功能單元間的延時(shí)不定(不可預(yù)

2、測(cè)不可預(yù)測(cè))。3大規(guī)?？删幊唐骷饕写笠?guī)模可編程器件主要有CPLD和FPGA兩類(lèi)，其中兩類(lèi)，其中CPLD通過(guò)可編程乘通過(guò)可編程乘積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能。積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能?；诨赟RAM的FPGA器件，每次上電后必須進(jìn)行器件，每次上電后必須進(jìn)行一次配置。一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存在靜態(tài)存儲(chǔ)器在靜態(tài)存儲(chǔ)器(SRAM)，掉電易失。，掉電易

3、失。4目前世界上有十幾家生產(chǎn)目前世界上有十幾家生產(chǎn)CPLDFPGACPLDFPGA的公司，最大的兩家是：的公司，最大的兩家是：AlteraAltera，XilinxXilinx。5硬件描述語(yǔ)言硬件描述語(yǔ)言(HDL)(HDL)是EDAEDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言，它的種類(lèi)很多，如結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言，它的種類(lèi)很多，如VHDLVHDL、Veri

4、logVerilogHDLHDL、AHDLAHDL6WHEN_ELSE條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句和IF_ELSE順序語(yǔ)句的異同順序語(yǔ)句的異同WHEN_ELSE條件信號(hào)賦值語(yǔ)句中無(wú)標(biāo)點(diǎn)，只有最后有分號(hào)；必須成對(duì)出條件信號(hào)賦值語(yǔ)句中無(wú)標(biāo)點(diǎn)，只有最后有分號(hào)；必須成對(duì)出現(xiàn)；是并行語(yǔ)句，必須放在結(jié)構(gòu)體中。現(xiàn)；是并行語(yǔ)句，必須放在結(jié)構(gòu)體中。IF_ELSE順序語(yǔ)句中有分號(hào)；是順序語(yǔ)句，必須放在進(jìn)程中順序語(yǔ)句中有分號(hào)；是順序語(yǔ)句，必須放在進(jìn)程中7

5、可編程邏輯器件設(shè)計(jì)輸入有原理圖輸入、硬件描述語(yǔ)言輸入和波形輸入三種可編程邏輯器件設(shè)計(jì)輸入有原理圖輸入、硬件描述語(yǔ)言輸入和波形輸入三種方式。方式。原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，硬件描述語(yǔ)言的突出優(yōu)點(diǎn)是：硬件描述語(yǔ)言的突出優(yōu)點(diǎn)是：語(yǔ)言與工藝的無(wú)關(guān)性；語(yǔ)言的公開(kāi)可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)語(yǔ)言與工藝的無(wú)關(guān)性；語(yǔ)言的公開(kāi)可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；計(jì)；具有很強(qiáng)的邏輯描述和仿真功能

6、，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間的轉(zhuǎn)換非常方便，用不著對(duì)底層的電路和之間的轉(zhuǎn)換非常方便，用不著對(duì)底層的電路和PLDPLD結(jié)構(gòu)的熟悉。結(jié)構(gòu)的熟悉。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。8用VHDLVeilogHDL語(yǔ)言開(kāi)發(fā)可編程邏輯電路的完整流程：語(yǔ)言開(kāi)發(fā)可編程邏輯電路的完整流程：文本編輯→功能仿真→邏輯綜合→

7、布局布線→時(shí)序仿真。文本編輯→功能仿真→邏輯綜合→布局布線→時(shí)序仿真。常用庫(kù)常用庫(kù)：(1)IEEE(1)IEEE庫(kù)IEEE庫(kù)主要包括庫(kù)主要包括std_logic_1164、numeric_bit、numeric_std等程序包，還有等程序包，還有一些程序包非一些程序包非IEEE標(biāo)準(zhǔn)，但并入標(biāo)準(zhǔn)，但并入IEEE庫(kù)，如庫(kù)，如std_logic_arich、std_logic_unsigned、std_logic_signed。使用使用IEE

8、E程序包，必須聲明。程序包，必須聲明。(2)std庫(kù)包含包含stardtextio程序包。程序包。Std庫(kù)符合庫(kù)符合IEEE標(biāo)準(zhǔn)，應(yīng)用中不必聲明。標(biāo)準(zhǔn)，應(yīng)用中不必聲明。(3)wk庫(kù)用戶(hù)的用戶(hù)的VHDL設(shè)計(jì)先行工作庫(kù)。設(shè)計(jì)先行工作庫(kù)。(4)vital庫(kù)包含時(shí)序程序包包含時(shí)序程序包vital_timing和vital_primitives。設(shè)計(jì)開(kāi)發(fā)過(guò)程通常不用。設(shè)計(jì)開(kāi)發(fā)過(guò)程通常不用每個(gè)設(shè)計(jì)實(shí)體都必須有各自完整的庫(kù)說(shuō)明語(yǔ)句和每個(gè)設(shè)計(jì)實(shí)體都必須

9、有各自完整的庫(kù)說(shuō)明語(yǔ)句和use語(yǔ)句。語(yǔ)句。Use語(yǔ)句的使用將語(yǔ)句的使用將使說(shuō)明的程序包對(duì)本設(shè)計(jì)實(shí)體部分全部開(kāi)放，即是可視的。使說(shuō)明的程序包對(duì)本設(shè)計(jì)實(shí)體部分全部開(kāi)放，即是可視的。11VHDL的數(shù)據(jù)對(duì)象包括常量的數(shù)據(jù)對(duì)象包括常量(constant)(constant)、變量變量(varuable)和信號(hào)信號(hào)(signal)，它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器，它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器。1212在VHDL的端口聲明語(yǔ)句中，端口方向包括的

10、端口聲明語(yǔ)句中，端口方向包括in、out、buffer、inoutinout、linkagelinkage“BUFFER”“BUFFER”為緩沖端口，與為緩沖端口，與OUTOUT類(lèi)似，只是緩沖端口允許實(shí)體內(nèi)部使用該端口類(lèi)似，只是緩沖端口允許實(shí)體內(nèi)部使用該端口信號(hào)，它可以用于輸出，也可以用于端口信號(hào)的反饋。當(dāng)一個(gè)結(jié)構(gòu)體用信號(hào)，它可以用于輸出，也可以用于端口信號(hào)的反饋。當(dāng)一個(gè)結(jié)構(gòu)體用“BUFFER”“BUFFER”說(shuō)明輸出端口時(shí)，與其連接的

11、另一個(gè)結(jié)構(gòu)體的端口也要用說(shuō)明輸出端口時(shí)，與其連接的另一個(gè)結(jié)構(gòu)體的端口也要用BUFFERBUFFER說(shuō)明。明。以“LINKAGE”“LINKAGE”定義的端口不指定方向，無(wú)論哪個(gè)方向的信號(hào)都可以連接。定義的端口不指定方向，無(wú)論哪個(gè)方向的信號(hào)都可以連接。13VHDL的PROCESS（進(jìn)程）語(yǔ)句是由順序語(yǔ)句（進(jìn)程）語(yǔ)句是由順序語(yǔ)句組成的，但其本身卻是并行組成的，但其本身卻是并行語(yǔ)句語(yǔ)句。14VHDL的子程序有的子程序有過(guò)程過(guò)程(PROCEDU