高性能memory+bist設計實例論文

1、高性能MemyBIST設計實例摘要隨著SoC設計向存儲器比例大于邏輯部分比例的方向發(fā)展，高質量的存儲器測試策略顯得尤為重要。存儲器內置自測試(BIST)技術以合理的面積開銷來對單個嵌入式存儲器進行徹底的測試，可提高產品質量及合格率，因此正成為測試嵌入式存儲器的標準技術。然而，隨著存儲器性能的提升，對全速測試(atspeedtest)BIST電路的設計提出了越來越高的要求。本文提出了一種基于有限狀態(tài)機FSM（FiniteStateMach

2、ine）的BIST優(yōu)化方案。優(yōu)化后的電路無論在速度和面積開銷上都比傳統(tǒng)的設計結構獲得了顯著的性能提升。關鍵詞：SoC設計；BIST；March；FSM圖片目錄圖1：SoC中存儲器的使用情況2圖2：芯片缺陷分類2圖3MemyBIST的應用結構3圖4用于嵌入式存儲器的BIST電路5圖5MBIST電路概述5圖6采用比較器實現(xiàn)的MBIST電路6圖7采用MISR壓縮器實現(xiàn)的MBIST電路6圖8全速存儲器BIST流水線7圖9基于FSM狀態(tài)機的存儲器

3、內置自測試MBIST系統(tǒng)12圖10多個測試算法模塊并行結構13圖11掃描鏈旁路單元14圖12診斷存儲單元15圖13PLL配置寄存器16圖14BIST共用的診斷存儲單元17圖15時鐘生成結構19圖16傳統(tǒng)MarchLA算法狀態(tài)轉移圖22圖17經優(yōu)化的MarchLA算法狀態(tài)轉移圖23圖18進一步優(yōu)化的MarchLA算法狀態(tài)轉移圖24圖19WalkRow測試算法狀態(tài)轉移圖26圖20XStripe狀態(tài)轉移圖28圖21時鐘樹平衡30圖22測試芯片