16×16位移位相加乘法器設(shè)計(jì)畢業(yè)論文

1、16161616位移位相加乘法器設(shè)計(jì)位移位相加乘法器設(shè)計(jì)摘要摘要隨著集成電路設(shè)計(jì)技術(shù)的不斷進(jìn)步，乘法器的芯片設(shè)計(jì)實(shí)現(xiàn)的研究與應(yīng)用越來越隨著集成電路設(shè)計(jì)技術(shù)的不斷進(jìn)步，乘法器的芯片設(shè)計(jì)實(shí)現(xiàn)的研究與應(yīng)用越來越廣泛，對乘法器進(jìn)行廣泛，對乘法器進(jìn)行ASIC芯片設(shè)計(jì)，具有設(shè)計(jì)實(shí)現(xiàn)過程簡單、所用到的芯片設(shè)計(jì)，具有設(shè)計(jì)實(shí)現(xiàn)過程簡單、所用到的EDA工具完工具完善而且成熟、硬件開銷小、易于在善而且成熟、硬件開銷小、易于在VLSI電路或系統(tǒng)級芯片中集成。通

2、常，數(shù)字電路電路或系統(tǒng)級芯片中集成。通常，數(shù)字電路設(shè)計(jì)的流程對于芯片的實(shí)現(xiàn)而言，需要設(shè)計(jì)的流程對于芯片的實(shí)現(xiàn)而言，需要RTL級的級的HDL描述，并要對各層次的設(shè)計(jì)進(jìn)描述，并要對各層次的設(shè)計(jì)進(jìn)行功能仿真驗(yàn)證，在驗(yàn)證電路能按預(yù)期設(shè)計(jì)功能工作后，即可對行功能仿真驗(yàn)證，在驗(yàn)證電路能按預(yù)期設(shè)計(jì)功能工作后，即可對RTL級的級的HDL描述描述進(jìn)行綜合、優(yōu)化，形成門級網(wǎng)表。整個(gè)設(shè)計(jì)流程可稱為數(shù)字電路的前端設(shè)計(jì)。本課題進(jìn)行綜合、優(yōu)化，形成門級網(wǎng)表。整個(gè)設(shè)

3、計(jì)流程可稱為數(shù)字電路的前端設(shè)計(jì)。本課題基于移位相加算法的研究，設(shè)計(jì)基于移位相加算法的研究，設(shè)計(jì)16位移位相加乘法器，并在功能仿真通過后，將所設(shè)位移位相加乘法器，并在功能仿真通過后，將所設(shè)計(jì)的計(jì)的VerilogRTL級代碼進(jìn)行綜合，采用級代碼進(jìn)行綜合，采用Synopsys公司公司DesignCompilerEDA工具進(jìn)工具進(jìn)行電路綜合，獲得行電路綜合，獲得16位移位相加乘法器的門級網(wǎng)表與電路實(shí)現(xiàn)。位移位相加乘法器的門級網(wǎng)表與電路實(shí)現(xiàn)。關(guān)鍵

4、詞關(guān)鍵詞數(shù)字電路設(shè)計(jì)；移位相加乘法器；綜合；數(shù)字電路設(shè)計(jì)；移位相加乘法器；綜合；1.1.21.1.2國外乘法器現(xiàn)狀國外乘法器現(xiàn)狀...............................................................................................51.21.2乘法器概述乘法器概述............................................

5、......................................................................51.31.3乘運(yùn)算乘運(yùn)算..........................................................................................................................61.41.4乘法器結(jié)構(gòu)乘法器

6、結(jié)構(gòu)..................................................................................................................71.51.5乘法器端口定義乘法器端口定義...................................................................................

7、.......................8第二章第二章移位相加乘法器設(shè)計(jì)的基本原理移位相加乘法器設(shè)計(jì)的基本原理..............................................................................82.12.11移位相加算法移位相加算法................................................................

8、.......................................92.12乘法器設(shè)計(jì)原理乘法器設(shè)計(jì)原理..................................................................................................102.22.2移位相加乘法器原理移位相加乘法器原理......................................

9、..........................................................10第三章第三章16161616位移位相加乘法器設(shè)計(jì)與仿真位移位相加乘法器設(shè)計(jì)與仿真....................................................................123.13.11616位移位相加乘法器的設(shè)計(jì)位移位相加乘法器的設(shè)計(jì)..................

10、................................................................123.23.21616位移位相加乘法器位移位相加乘法器VerilogVerilog文件設(shè)計(jì)文件設(shè)計(jì)..............................................................123.33.316161616位移位相加乘法器位移位相加乘法器ModelsimMode

11、lsim仿真仿真.............................................................143.3.13.3.116161616位移位相加乘法器經(jīng)典數(shù)組運(yùn)算結(jié)果位移位相加乘法器經(jīng)典數(shù)組運(yùn)算結(jié)果............................................153.3.23.3.216161616位移位相加乘法器一般情況運(yùn)算結(jié)果位移位相加乘法器一般情況運(yùn)算結(jié)果...

12、.........................................17第四章第四章16161616位移位相加乘法器位移位相加乘法器VerilogVerilog設(shè)計(jì)綜合設(shè)計(jì)綜合........................................................184.14.1RTLRTL級概念級概念.................................................

13、...............................................................184.24.2RTLRTL級綜合結(jié)果與分析級綜合結(jié)果與分析............................................................................................204.34.31616位移位相加乘法器電路圖位移位相加乘法器電路圖.

14、.................................................................................22結(jié)論結(jié)論.....................................................................................................................................