移位相加8位硬件乘法器電路設(shè)計(jì)66947

1、南昌航空大學(xué)實(shí)驗(yàn)報(bào)告南昌航空大學(xué)實(shí)驗(yàn)報(bào)告年月日課程名稱:EDA技術(shù)實(shí)驗(yàn)課程名稱:移位相加8位硬件乘法器電路設(shè)計(jì)班級(jí):_09083114___姓名:同組人:___________________________指導(dǎo)老師評(píng)定:___________________________簽名:________________________一、一、實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?、學(xué)習(xí)移位相加8位硬件乘法器電路設(shè)計(jì)；2、進(jìn)一步提高學(xué)生應(yīng)用EDA技術(shù)進(jìn)行項(xiàng)目設(shè)計(jì)的

2、能力。二、二、實(shí)驗(yàn)原理實(shí)驗(yàn)原理純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過(guò)于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器；基于PLD器件外接ROM九九表的乘法器則無(wú)法構(gòu)成單片系統(tǒng)，也不實(shí)用。本實(shí)驗(yàn)由8位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的8位乘法器，具有一定的實(shí)用價(jià)值。其乘法原理是：乘法通過(guò)逐項(xiàng)移位相加原理來(lái)實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。原理框圖如圖51所示圖51原理框

3、圖三、三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容移位相加8位硬件乘法器電路原理圖如圖52所示；系統(tǒng)由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、選通與門模塊（ARITH）和16位鎖存器（REG16）組成。START信號(hào)的上跳沿及其高電平有兩個(gè)功能，即16位寄存器清零和被乘數(shù)A[7..0]向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號(hào)。CLK為乘法時(shí)鐘信號(hào)。當(dāng)被乘數(shù)被加載于8位右移寄存器SREG8B后，隨著每一時(shí)鐘節(jié)拍，最低位在前，

4、由低位至高位逐位移出。當(dāng)為1時(shí)，與門ARITH打開，8位乘數(shù)B[7..0]在同一節(jié)拍進(jìn)入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進(jìn)行相加，其和在下一時(shí)鐘節(jié)拍的上升沿被鎖進(jìn)此鎖存器。而當(dāng)被乘數(shù)的移出位為0時(shí)，與門全零輸出。如此往復(fù)，直至8個(gè)時(shí)鐘脈沖后，乘法運(yùn)算過(guò)程中止。此時(shí)REG16B的輸出值即為最后的乘積。此乘法器的優(yōu)點(diǎn)是DIN:INSTD_LOGIC_VECT(7DOWNTO0)QB:OUTSTD_LOGIC)EN

5、DSREG8BARCHITECTUREbehavOFSREG8BISSIGNALREG8:STD_LOGIC_VECT(7DOWNTO0)BEGINPROCESS(CLKLOAD)BEGINIFLOAD=1THENREG8=DINELSIFCLKEVENTCLK=1THENREG8(6DOWNTO0)=REG8(7DOWNTO1)ENDIFENDPROCESSQB=REG8(0)ENDbehav8位右移寄存器波形仿真圖如圖54所示；圖5

6、48位右移寄存器波形仿真圖2、8位加法寄存器模塊的設(shè)計(jì)：輸入為BA輸出為S，模塊的主要功能是實(shí)現(xiàn)兩個(gè)8位數(shù)的加法運(yùn)算；其流程圖如圖55所示圖558位加法寄存器流程圖VHDL語(yǔ)言描述為：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYADDER8ISPT(BA:INSTD_LOGIC_VECT(7DOWNTO0)S:OUTSTD_LOGIC_