0.18μmcmos工藝2ghz單片集成頻率合成器設(shè)計

1、分類號 密級U D C 編號桂 林 電 子 科 技 大 學(xué)碩 士 學(xué) 位 論 文題 目: 0.18-µmCMOS工藝2GHz 單片集成頻率合成器設(shè)計(英文) Design of a 2GHz Monolithic FrequencySynthesizer in 0.18-µm CMOS Process研 究 生 姓 名： 古 鴿指導(dǎo)教師姓名、 職務(wù)： 段吉海 副教授申 請 學(xué) 科 門 類： 工學(xué)碩士學(xué) 科 、 專 業(yè)

2、： 微電子學(xué)與固體電子學(xué)提 交 論 文 日 期： 2009年4月論 文 答 辯 時 間： 2009年6月年 月 日摘 要摘 要本文以應(yīng)用于無線局域網(wǎng)射頻收發(fā)器中的頻率綜合器單片集成為設(shè)計目的， 從系統(tǒng)級， 電路級和版圖級這三個方面對電荷泵鎖相環(huán)(CPPLL)頻率綜合器的設(shè)計做了深入的研究。 以數(shù)?；旌蠟樘攸c的CPPLL頻率合成器集成設(shè)計較為復(fù)雜和困難， 本文深入分析了CPPLL頻率合成器的組成原理和及其電路實現(xiàn)， 并給出了數(shù)模混合的版圖

3、設(shè)計及后仿真結(jié)果。 主要工作有：首先在系統(tǒng)級方面， 詳細討論了頻率合成器鎖相環(huán)路的動態(tài)特性和相位噪聲， 介紹了802.11b頻率綜合器系統(tǒng)指標的推導(dǎo)，體系結(jié)構(gòu)的選擇以及CPPLL頻率合成器的設(shè)計流程。在電路設(shè)計方面， 分析了頻率綜合器中各模塊的設(shè)計和實現(xiàn)方法， 著重分析了CMOS 工藝下的LC 壓控振蕩器的低功耗， 低相位噪聲優(yōu)化設(shè)計， 并完成了802.11b頻率綜合器其他模塊的電路設(shè)計和優(yōu)化。在版圖設(shè)計方面， 研究了射頻CPPLL頻率

4、合成器的版圖設(shè)計方法， 主要包括數(shù)字和模擬模塊的版圖布局、 射頻模擬電路的抗噪聲設(shè)計、 寄生優(yōu)化設(shè)計和減小器件失配度的對稱性設(shè)計。 在此基礎(chǔ)上， 實現(xiàn)了完整的單片集成整數(shù)分頻頻率綜合器芯片設(shè)計，對版圖進行了后仿真試驗， 并給出了仿真結(jié)果。本文整個設(shè)計均采用0.18-µm單層多晶硅、 六層金屬1.8伏標準N阱CMOS 工藝來實現(xiàn)的。 利用Cadence的Spectre仿真器進行電路仿真， 使用Virtuoso平臺進行版圖設(shè)計，利