design compiler使用筆記_dc中文筆記

1、http://spaces.msn.com/members/wawu/feed.rssDC 的手冊包括 3 部分，分別是命令行手冊，User Guide，以及參考手冊。其中參考手冊有 3 個，分別是：Constraints & TimingOptimization & Timing AnalysisRegister Retiming本系列筆記為閱讀這三個參考手冊所做的筆記Notes for DC Reference Ma

2、nual: Constraints & Timing, No.1本文檔（約束和時序）包括六章：1. 基本概念2. 約束設(shè)計3. 描述設(shè)計環(huán)境4. 指定時鐘和時鐘網(wǎng)絡(luò)5. 描述邏輯功能和信號端口6. 在層次化設(shè)計中傳播約束Notes for DC Reference Manual: Constraints & Timing, No.2基本概念篇： 基本概念篇：利用 DC 進行綜合，主要的過程就是設(shè)定適當(dāng)?shù)募s束，從而指導(dǎo) D

3、C 綜合出較為優(yōu)化的結(jié)果，DC 當(dāng)中進行綜合可以分成三大步驟：Transfer、Mapping、Optimization?？偟牧鞒虂碚f為：1. 設(shè)定各種用于綜合的庫（.db 或者.lib 格式）這些庫包括標(biāo)準(zhǔn)單元庫、I/O 庫、Memory Compiler 生成的 Memory/Regfile 的.lib 庫以及各種 IP 核的庫。庫中主要描述了庫線負(fù)載模型、Max_transition、Max_Capacitance等等；各種單元的

4、時延、面積、邏輯功能、輸入輸出負(fù)載、功耗等等，注意，具有相同 footprint 的單元是可以互相替換的。2. 讀入設(shè)計此時可以對設(shè)計設(shè)定參數(shù)（Verilog 當(dāng)中的 parameter，VHDL 當(dāng)中的 generic） 。設(shè)計讀入以后將會被轉(zhuǎn)換（Transfer）成網(wǎng)表，該網(wǎng)表是基于一種通用庫的，即 gtech 庫（GenericTechnology） ，該庫可以較為容易的映射到各種實際的工藝庫當(dāng)中，當(dāng)然，這個庫是沒有時延的。3.

5、設(shè)定約束DC 的約束總體分成兩類：Design Rule Constraints 以及 Optimization Constraints。前者是必須要滿足的，包括工藝庫當(dāng)中進行的各種限定，而后者是為了優(yōu)化而設(shè)定的?？偟恼f來，約束包括面積，時序，負(fù)載，Porosity，動態(tài)/漏功耗（使用 Power Compiler）等幾大類。4. 約束設(shè)定好之后，就可以讓 DC 根據(jù)這些約束將通用庫的網(wǎng)表映射（Mapping）到實際的庫當(dāng)中去，并進行各

6、種的優(yōu)化（Optimization） ，此時就可以得到結(jié)果的網(wǎng)表，用于約束對象為 net，庫中每個單元的每個輸入/輸出 pin 都定義了該值（暈，UMC 的庫輸出 pin 有 max transition 和 max capacitance，而 smic 的庫則是輸入時鐘有 max transition，為何？雖然 input max_transition 和 output max_transition 是可以互換的） 。注意，DC

7、默認(rèn)對 input/output 都沒有 transition time 的限制。而 input 的 max transition 取庫中該cell 的該 input pin 的 transition 值（如果有的話） ，output 的 max transition 則取庫中驅(qū)動該 output 的 cell 的該 output pin 的 transition 值。輸入的 max_transition 本來應(yīng)該取決于該 port 受

8、誰驅(qū)動，而此時我們不知道，所以才取庫中一個默認(rèn)的值，庫中該默認(rèn)值應(yīng)該是一個單倍驅(qū)動門對該輸入 cell 的 pin 的驅(qū)動的 transition 時間。不過設(shè)定該max_transition 有什么意義呢？反正此時誰來驅(qū)動它也不知道，也不會有什么violation，其實該 max_transition 可以用于計算后面輸出的 transition，delay，power 等等，所以還是應(yīng)該有必要設(shè)定一下的。而輸出的 max_trans

9、ition 則取決于該輸出將會去驅(qū)動誰，所以應(yīng)該設(shè)定成將被驅(qū)動的門的 input pin 要求的 max_transition。3. Max Capacitance約束的對象為 net。如果負(fù)載電容太大，則可能 1. 瞬時電流太大，2. RC 延遲增大，3. 功耗大。max capacitance 的對象可以是 input port 或者 design，對于 input port，設(shè)定max capacitance 應(yīng)該根據(jù)驅(qū)動該 in

10、put port 的 cell 的情況設(shè)定，而對于其它的 design 中的 net，它們的負(fù)載電容只要能滿足時延要求就 OK 了，但是也可以設(shè)定一個值以便約束更嚴(yán)。4. Min Capacitance約束對象為 input/inout port，有的 cell 驅(qū)動的最小負(fù)載有限制（有毛病？）5. Cell Degradation約束對象是 input port，應(yīng)該類似于 derating，隨著溫度、工藝、電壓的變化，延遲參數(shù)會隨

11、著變化，在很小的范圍內(nèi)，我們認(rèn)為是線性變化的，它們的線性因子叫 K-factor。Optimization Constraints：1. TimingTiming 的約束總是針對某條路徑的，而路徑可以是 In PortOut Port、In PortDin、DoutDin、DoutOut Port。異步路徑 異步路徑（即從輸入直接到輸出） ，時序的約束直接使用 input delay + output delay + gate dela

12、y + wire delay < set_max_delay，默認(rèn)的 input delay 和 output delay 等于 0，如果沒有設(shè)定 max_delay，則不會有 violation。同步路徑 同步路徑（相對于觸發(fā)器或者鎖存器的） ，則都是受時鐘約束，即 input delay + gate delay +wire delay + setup time < clock period，如果是鎖存器，則可以借用

13、（borrow）半個周期的時間，也就是 ... < 1.5*clock period；同樣 clock to q + gate delay + wire delay + output delay < clock period。注意同屬一個時鐘域的所有通路組成一個 path group，它們在計算代價函數(shù)的時候具有同樣的權(quán)重。2. Area使用 set_max_area 來約束，不知 DC 如何估計連線的面積的？3． pow