高速SERDES接口芯片設(shè)計(jì)關(guān)鍵技術(shù)研究.pdf

1、隨著通信技術(shù)的飛速發(fā)展，高速數(shù)據(jù)傳輸系統(tǒng)成為了當(dāng)前研究的熱點(diǎn)，而高速SERDES接口芯片的研究則是其中一個(gè)重要的組成部分。SERDES接口芯片的主要功能是將低速的并行信號(hào)轉(zhuǎn)換成為高速低壓差分信號(hào)（LVDS）并通過串行鏈路發(fā)送，同時(shí)能夠接收串行輸入LVDS數(shù)據(jù)并正確的轉(zhuǎn)換為低速并行信號(hào)。
　　當(dāng)高速信號(hào)在印制電路板上傳輸時(shí)，任何微小的抖動(dòng)噪聲源都可能會(huì)影響信號(hào)傳輸?shù)馁|(zhì)量，增加信號(hào)在時(shí)域中的抖動(dòng)，從而導(dǎo)致信號(hào)的眼圖閉合，接收器不能正確

2、的識(shí)別信號(hào)電平。因此，對(duì)于高速信號(hào)傳輸，信號(hào)的抖動(dòng)是各種研究中最需要關(guān)注的領(lǐng)域，包括抖動(dòng)產(chǎn)生的機(jī)理以及相應(yīng)的減少抖動(dòng)的措施。在高速SERDES芯片抖動(dòng)相關(guān)的研究中，一方面，SERDES驗(yàn)證方法學(xué)是需要認(rèn)真考慮的一個(gè)問題。近年來，對(duì)SERDES系統(tǒng)的驗(yàn)證仿真方法研究是設(shè)計(jì)者都普遍關(guān)注的領(lǐng)域，但幾乎都是利用高級(jí)建模語(yǔ)言Verilog-A來進(jìn)行功能建模，然后再設(shè)計(jì)電路。另一方面，SERDES系統(tǒng)的抖動(dòng)容限是需要關(guān)注的問題，為了實(shí)現(xiàn)一個(gè)具有較高

3、抖動(dòng)容限的差分信號(hào)接收器，需要設(shè)計(jì)低抖動(dòng)的鎖相環(huán)、高增益的均衡器和具有較小延遲的時(shí)鐘和數(shù)據(jù)恢復(fù)電路(CDR)環(huán)路。
　　本文以高速信號(hào)傳輸應(yīng)用為背景，在基于SERDES接口芯片的研究基礎(chǔ)上，針對(duì)具體的工藝，以降低系統(tǒng)信號(hào)抖動(dòng)為目標(biāo)，做了多項(xiàng)創(chuàng)新性的工作。
　　1、傳統(tǒng)的VCO結(jié)構(gòu)在低供電電壓環(huán)境下工作時(shí)，頻率-電壓調(diào)諧范圍窄，使得相位噪聲性能差，不適合應(yīng)用在調(diào)頻范圍寬的場(chǎng)合。本文提出將一種改進(jìn)型的有源電感負(fù)載作為全擺幅交叉耦

4、合VCO的負(fù)載，不僅能夠在低供電電壓環(huán)境下工作，還保證了頻率-電壓調(diào)諧范圍廣，相應(yīng)的可以改善相位噪聲性能，適合應(yīng)用在調(diào)頻范圍寬的場(chǎng)合。芯片測(cè)試結(jié)果表明，該電路結(jié)構(gòu)能夠很好的工作在低供電電壓條件下，采用該VCO結(jié)構(gòu)的鎖相環(huán)輸出時(shí)鐘相位噪聲特性較好。
　　2、傳統(tǒng)的多數(shù)表決電路采用與非門結(jié)構(gòu)實(shí)現(xiàn)，導(dǎo)通電阻大，一旦表決信號(hào)較多，要求級(jí)聯(lián)MOS管較多，則不適合在低電壓供電條件下工作。本論文提出一種新的表決器電路結(jié)構(gòu)，對(duì)輸入數(shù)據(jù)和采樣時(shí)鐘的

5、相位檢測(cè)結(jié)果進(jìn)行多數(shù)表決，表決電路結(jié)構(gòu)簡(jiǎn)單，導(dǎo)通電阻小，環(huán)路延時(shí)小，特別適合于低壓條件下的多電平表決。測(cè)試結(jié)果表明基于該表決器的時(shí)鐘和數(shù)據(jù)恢復(fù)電路所恢復(fù)的輸出時(shí)鐘抖動(dòng)小，滿足設(shè)計(jì)需求。
　　3、在傳統(tǒng)的均衡放大器設(shè)計(jì)中，由于負(fù)載電容的影響，為了保證放大器的帶寬特性，負(fù)載電阻不能取得很大，導(dǎo)致高頻增益有限。本論文探索性的設(shè)計(jì)了一種新的LVDS信號(hào)均衡放大器結(jié)構(gòu)，采用雙電壓偏置方式以及有源電感的負(fù)載結(jié)構(gòu)，有效提高放大器的高頻增益和低頻

6、增益的比率。電路仿真顯示，相比較于傳統(tǒng)的電路結(jié)構(gòu)，在同樣的負(fù)載電容條件下，可以獲得更大的放大器高頻增益。
　　最后，以所設(shè)計(jì)的電路為基礎(chǔ)，采用0.13μm CMOS工藝實(shí)現(xiàn)了一款工作在1.5Gb/s速率，包括信號(hào)強(qiáng)度檢測(cè)電路的單片單通道SERDES接口芯片的接收器。實(shí)際測(cè)試表明，單片電路在0.5-1.5Gb/s的速率內(nèi)穩(wěn)定工作，在輸入數(shù)據(jù)速率為1.5Gb/s的情況下，恢復(fù)出的時(shí)鐘工作頻率為750MHz，恢復(fù)的時(shí)鐘能夠正確的在數(shù)據(jù)中