高能效觸發(fā)器的設(shè)計與應(yīng)用.pdf

1、IC集成電路技術(shù)發(fā)展迅猛，促使電路中晶體管尺寸不斷縮小，電路的頻率和集成度隨之提升。電路頻率提升必然導(dǎo)致時序收斂的困難加劇，同樣的，高的集成度帶來了高的功耗密度，功耗問題也變得愈加突出。觸發(fā)器作為IC電路中的最基本的時序單元，芯片時鐘頻率很大程度上取決于觸發(fā)器的速度，并且觸發(fā)器的功耗可以占到整個芯片的30％-50%。因此設(shè)計時序和功耗綜合性能較好的高能量效率的觸發(fā)器變得愈發(fā)重要。
　　本文在40納米工藝下，采用CMOS結(jié)構(gòu)，進(jìn)行高

2、能效觸發(fā)器的設(shè)計技術(shù)研究，以幫助FT-MX芯片中的關(guān)鍵部件實(shí)現(xiàn)時序收斂和降低功耗。主要工作及創(chuàng)新包括下幾個方面：
　　1）對傳統(tǒng)的傳輸門型主從觸發(fā)器的結(jié)構(gòu)和性能進(jìn)行分析，并在WC（0.81V，125℃）工藝角下，將它作為高能效觸發(fā)器設(shè)計的對比對象。然后，針對傳統(tǒng)觸發(fā)器速度慢的問題，提出一種新型高速的脈沖型觸發(fā)器，它具有負(fù)的建立時間，在時序性能上改善了48.9%。接著，為了降低功耗，提出兩種具有低功耗性能的高能效觸發(fā)器。其中，單相時

3、鐘觸發(fā)器相對傳統(tǒng)觸發(fā)器改進(jìn)了保持電路結(jié)構(gòu)，在數(shù)據(jù)翻轉(zhuǎn)劇烈的情況下具有較好的功耗表現(xiàn)，其功耗延時積EDP改善了27.8%。另一種為帶有偽單相時鐘結(jié)構(gòu)的觸發(fā)器，該觸發(fā)器采用了偽單相時鐘結(jié)構(gòu)和新型保持電路結(jié)構(gòu)，相對傳統(tǒng)主從觸發(fā)器，其EDP改善了29.2%。
　　2）為了應(yīng)對實(shí)際工程需要，本文對提出的三種高能效觸發(fā)器進(jìn)行可測性設(shè)計，給它們加入掃描結(jié)構(gòu)，并且在此基礎(chǔ)上設(shè)計了三個帶異步復(fù)位功能和一個帶同步復(fù)位功能的高能效觸發(fā)器。
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