基于CORDIC算法低功耗加速器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路技術(shù)的快速發(fā)展，數(shù)字通信技術(shù)也得到不斷更新?lián)Q代，因此對通信設(shè)備的性能提出更高要求。同時，為了滿足不同用戶的需求，現(xiàn)在仍然是多種通信標(biāo)準(zhǔn)共存，從而進(jìn)一步加劇了通信設(shè)備開發(fā)的成本和周期。數(shù)字信號處理器(Digital Signal Processor,DSP)作為通信系統(tǒng)中典型信號處理設(shè)備，人們對其實(shí)時性要求也不斷提高，其中代表性的算法有QR分解、離散余弦變換(Discrete Cosine Transform,DCT)、逆離散

2、余弦變換(Inverse Discrete Cosine Transform,IDCT)、直接數(shù)字頻率合成(Direct Digital Frequency Synthesizer,DDS)和快速傅里葉變換(Fast Fourier Transform,FFT)等。為了能夠?qū)崿F(xiàn)信號實(shí)時處理，人們現(xiàn)在趨向于將這些算法硬件實(shí)現(xiàn)并固化在DSP中。與此同時，功耗逐漸成為制約系統(tǒng)性能的一個關(guān)鍵因素，尤其是對便攜式通信設(shè)備而言。坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法

3、(Coordinate Rotation Digital Computer,CORDIC)由于能夠基于簡單的移位和加法操作實(shí)現(xiàn)一系列的超越函數(shù)，包括乘法、除法、對數(shù)函數(shù)、三角函數(shù)和開平方等，因此基于CORDIC算法實(shí)現(xiàn)DSP中典型算法的硬件加速和低功耗研究是當(dāng)前熱點(diǎn)方向。
　　本文以計(jì)算精度、面積、速度和功耗為優(yōu)化目標(biāo)，分別對CORDIC算法、QR分解、DCT/IDCT變換、DDS技術(shù)和FFT變換展開深入研究，主要研究成果和創(chuàng)新性

4、包括以下幾點(diǎn)：
　　1）由于傳統(tǒng)CORDIC算法存在旋轉(zhuǎn)角度覆蓋范圍受限、循環(huán)迭代次數(shù)過長、縮放因子補(bǔ)償邏輯、角度數(shù)據(jù)路徑和計(jì)算精度低的不足，本文基于Scaling-free(SF) CORDIC算法提出了自適應(yīng)編碼CORDIC算法(Adaptive Recoding CORDIC,ARC)，其采用自適應(yīng)編碼方法對旋轉(zhuǎn)角度進(jìn)行編碼，使得旋轉(zhuǎn)角度最低十位有效數(shù)據(jù)位中每相鄰兩位最多只存在一位有效位為1，從而有效減少了循環(huán)迭代次數(shù)。為了

5、進(jìn)一步加快循環(huán)迭代過程，本文又在ARC算法基礎(chǔ)上提出了改進(jìn)自適應(yīng)編碼CORDIC算法(Enhanced Adaptive Recoding CORDIC,EARC)，其采用改進(jìn)自適應(yīng)編碼算法對旋轉(zhuǎn)角度的最高三位有效數(shù)據(jù)位進(jìn)行編碼，使得其最低兩位有效數(shù)據(jù)位至多也只存在一位有效數(shù)據(jù)位為1。此外，本文提出了改進(jìn)的向量模式CORDIC算法，其采用三角變換消除了第一級迭代的同時利用自適應(yīng)編碼加速了縮放因子補(bǔ)償過程。與最先進(jìn)的Hybrid CORD

6、IC算法相比，EARC算法位錯位置(Bit Error Position,BEP)提升4位，減少硬件資源開銷17.7％，計(jì)算速度提升23%，而且功耗節(jié)省17%。與ARC算法相比，EARC算法的面積減少8.56%，計(jì)算速度提升11.1%，而且功耗降低12.3%。與商業(yè)向量模式CORDIC相比，改進(jìn)向量模式CORDIC算法在保持計(jì)算精度的前提下減少66.3%的硬件資源，計(jì)算速度提升1.8倍和降低71.6%的功耗。因此，ARC算法、EARC算

7、法以及改進(jìn)向量模式CORDIC算法性能均得到提升，尤其是速度和功耗。
　　2）為了提升QR分解系統(tǒng)陣列結(jié)構(gòu)性能，本文通過在Chen Architecture第二行增加一個旋轉(zhuǎn)模式CORDIC計(jì)算單元得到Zhang Architecture，其縮短了QR分解流水線建立時間。為了進(jìn)一步降低計(jì)算結(jié)果的更新時間，本文又提出了Enhanced Architecture，其在Zhang Architecture結(jié)構(gòu)第三行增加了一個旋轉(zhuǎn)模式CO

8、RDIC計(jì)算單元。與此同時，提出了由系統(tǒng)陣列結(jié)構(gòu)中改進(jìn)向量模式CORDIC計(jì)算單元的控制信號同時實(shí)現(xiàn)對旋轉(zhuǎn)模式CORDIC計(jì)算單元控制的機(jī)制，有效加速了QR分解過程。與Chen Architecture相比，Zhang Architecture保持計(jì)算精度的同時節(jié)省了5%的硬件資源以及吞吐率提升了2.28倍。與Zhang Architecture相比，Enhanced Architecture在犧牲3.65%資源的代價下，吞吐率提升1.

9、5倍，硬件效率提升1.45倍和減少24.5%功耗。甚至當(dāng)選定Enhanced Architecture的信號翻轉(zhuǎn)率為最差情況100%而Zhang Architecture的信號翻轉(zhuǎn)率為最佳狀況12.5%時，Enhanced Architecture的功耗開銷仍比Zhang Architecture少。結(jié)果表明，Zhang Architecture和Enhanced Architecture的吞吐率和硬件利用率改進(jìn)明顯，并且適用于低功耗環(huán)

10、境中。
　　3）為了降低DCT和IDCT變換的計(jì)算量，本文首先通過模塊劃分機(jī)制提出了基于向量旋轉(zhuǎn)的第一種統(tǒng)一DCT/IDCT結(jié)構(gòu)?？紤]到計(jì)算單元受限的應(yīng)用，本文又采用三角函數(shù)變換在First Unified DCT/IDCT結(jié)構(gòu)基礎(chǔ)上提出了第二種統(tǒng)一DCT/IDCT結(jié)構(gòu)。同時，針對改進(jìn)結(jié)構(gòu)中的CORDIC計(jì)算單元，采用了ARC算法與傳統(tǒng)CORDIC算法相結(jié)合的模式以提升計(jì)算精度和消除數(shù)據(jù)相關(guān)性。此外，本文提出了基2近似縮放因子逼近

11、方法，極大程度地減少了量化誤差。在DCT模式下,與Lee結(jié)構(gòu)相比，本文所提的兩個統(tǒng)一DCT/IDCT變換結(jié)構(gòu)的峰值信號噪聲比(Peak Signal-to-Noise ratio,PSNR)提升超3.8dB，面積節(jié)省超10.8%，關(guān)鍵路徑延遲降低超5.06%以及功耗節(jié)省超9.18%。在DCT/IDCT模式，與Huang結(jié)構(gòu)相比，本文所提出的第一種統(tǒng)一DCT/IDCT和第二種統(tǒng)一DCT/IDCT分別提升PSNR值1dB和2dB，減少38.

12、3%和42.8%的硬件資源開銷，以及減少35.4%和34.4%的功耗。所以，無論是在DCT模式還是DCT/IDCT模式下，本文所提的兩個統(tǒng)一DCT/IDCT結(jié)構(gòu)的性能優(yōu)勢突出。
　　4）由于DDS中的相幅轉(zhuǎn)換模塊需要實(shí)時完成三角函數(shù)值的計(jì)算，同時FFT需要能夠快速實(shí)現(xiàn)蝶形計(jì)算單元中的復(fù)數(shù)乘法操作，所以本文基于ARC算法和EARC算法設(shè)計(jì)實(shí)現(xiàn)了高效的DDS和FFT，它們分別以犧牲無雜散動態(tài)范圍(Spurious Free Dynam

13、ic Range,SFDR)和信號噪聲比(Signal-to-Noise ratio,SNR)為代價消除了用于存儲三角函數(shù)值的RAM和用于存儲旋轉(zhuǎn)因子的ROM。與商業(yè)DDS相比，ARC DDS和EARC DDS分別節(jié)省17.7%和27.2%的功耗。與商業(yè)FFT相比，ARC FFT的計(jì)算速度提升了1.23倍并減少60.1%功耗。與ARC FFT相比，EARC FFT的性能得到進(jìn)一步提升。因此，基于ARC算法和EARC算法設(shè)計(jì)實(shí)現(xiàn)的DDS和