100G以太網PCS子層接收模塊的VLSI設計.pdf_第1頁
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文檔簡介

1、隨著網絡技術的不斷發(fā)展和多媒體的應用，用戶對高速以太網的需求越來越強烈。2010年6月17日，IEEE802.3ba標準正式頒布，標志著100G以太網商用之路正式開啟。該標準明確了100G以太網物理編碼子層采用64B/66B編解碼技術，同時還提出了多通道分發(fā)技術構架，通過虛通道的定義適配不同的物理通道，并采用輪詢分發(fā)機制進行數據分配從而達到100Gbps的傳輸速度。
　　本文主要研究了基于IEEE802.3ba標準下的100G以太

2、網物理編碼子層接收模塊的實現，采用10Gbps×10的方案達到100Gbps的傳輸速度，工作頻率為156.25MHz。設計中的主要功能模塊包括碼塊同步、多通道處理、解擾和64B/66B解碼等。其中，多通道處理模塊利用標準中給出的多通道分發(fā)技術消除了通道間的延時和偏差，實現了通道間的對齊和重排。解擾模塊利用通道間解擾存在的依存關系實現了10路640bits的并行解擾，邏輯簡單，電路容易較實現。64B/66B解碼則采用流水線設計方法，提高了

3、電路速度，最高速率達10Gbps。本設計使用VerilogHDL硬件描述語言進行邏輯設計，并利用VCS進行編譯和功能仿真，仿真結果顯示，設計能夠實現100G以太網PCS子層的邏輯功能。
　　本文設計的電路采用TSMC0.18μm工藝標準單元庫實現，完成了邏輯綜合、靜態(tài)時序分析、布局布線、時鐘樹綜合等后端設計流程，并最終生成了版圖，進行了DRC和LVS驗證，版圖面積為1.77mm×1.48mm，1.8V電源電壓下芯片的功耗為117.

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