100G以太網(wǎng)PCS子層研究及其在FPGA的實現(xiàn).pdf

1、視頻業(yè)務(wù)的快速發(fā)展導(dǎo)致網(wǎng)絡(luò)帶寬的需求急劇增長,使骨干網(wǎng)面臨著越來越大的帶寬增長壓力,另外以太網(wǎng)的電信化應(yīng)用也促使匯聚帶寬需求增速加劇。目前,單信道100G速率級別的傳輸技術(shù)的出現(xiàn),預(yù)示著100G傳輸時代的到來。100G以太網(wǎng)(100GE,100 Gigabit Ethernet)是以太網(wǎng)世界最新研究的技術(shù),它不僅速率比萬兆位以太網(wǎng)提高了10倍,而且在應(yīng)用范圍上也得到了更多的推廣。100GE不僅適用于全部傳統(tǒng)局域網(wǎng)的應(yīng)用場合,更能延伸到傳

2、統(tǒng)以太網(wǎng)技術(shù)受到限制的城域網(wǎng)和廣域網(wǎng)領(lǐng)域。
　　 本文主要闡述內(nèi)容是基于現(xiàn)場可編程邏輯陣列(FPGA)對IEEE802.3100G以太網(wǎng)PCS(Physical Coding Sublayer)子層功能的實現(xiàn)。首先介紹了100G以太網(wǎng)相關(guān)內(nèi)容,著重研究分析了100G以太網(wǎng)PCS子層功能和實現(xiàn)的關(guān)鍵技術(shù),最后重點闡述了PCS子層的FPGA設(shè)計和實現(xiàn)、仿真及測試。
　　 引入多通道分發(fā)(MLD,Multi lane Dist

3、ribution)機制,PCS子層把編碼數(shù)據(jù)分發(fā)到多個邏輯的通道上,這些邏輯通道就稱為虛通道(Virtual Lane),在目前技術(shù)和工藝條件下解決適配不同物理通道或光波長的問題,是本文設(shè)計實現(xiàn)的核心機制。
　　 通過對擾碼原理的分析,實現(xiàn)了一種任意特征多項式、任意N位并行自同步擾碼算法,并可演算得到任意特征多項式、任意N位并行幀同步擾碼算法。該方法采用遞推的方法直接得出N個時鐘周期后編碼器的狀態(tài)值與當(dāng)前編碼器狀態(tài)值之間的邏輯關(guān)

4、系。其邏輯運算速度快且實現(xiàn)簡單,十分有利于硬件實現(xiàn)。鑒于以上理論研究了在100G以太網(wǎng)中640bits自同步擾碼算法的FPGA實現(xiàn)。
　　 設(shè)計過程中采用自頂向下逐漸細分的方法,首先總體介紹了對整個PCS子層的內(nèi)部結(jié)構(gòu)、模塊劃分,其次對各個模塊的設(shè)計進行了詳細描述,最后給出了測試方案,驗證數(shù)據(jù)、實現(xiàn)結(jié)果及時序仿真圖。
　　 設(shè)計選用硬件描述語言VerilogHDL,在開發(fā)工具Xilinx ISE9.2.03i中完成軟核的

5、綜合、布局布線、匯編,在Xilinx ISE9.2.03i和QlaestaSim中進行時序仿真驗證,最終下載到Xilinx公司的Virtex-5 LX330T開發(fā)板中進行測試驗證。
　　 在系統(tǒng)架構(gòu)過程中,對模塊如何合理劃分及各個模塊之間如何協(xié)同工作做了仔細推敲。在代碼設(shè)計時,盡量考慮硬件的實現(xiàn)方式,充分兼顧FPGA芯片內(nèi)部資源利用及Verilog語言的可并發(fā)執(zhí)行的設(shè)計理念,力求做到面積小且速度快,以便更好的滿足產(chǎn)品成本、性能和