40Gb-s1-4分接器設(shè)計(jì).pdf

1、隨著國(guó)際互聯(lián)網(wǎng)絡(luò)的快速發(fā)展和信息技術(shù)的廣泛應(yīng)用，串行通信接口SerDes技術(shù)日益成為高速接口技術(shù)的主流。分接器作為SerDes接收系統(tǒng)中的主要模塊，完成時(shí)鐘控制下高速串行信號(hào)轉(zhuǎn)化為低速并行信號(hào)的功能。數(shù)據(jù)信號(hào)的抖動(dòng)和邏輯正確性直接影響到接收系統(tǒng)的可靠性。分接器樹(shù)形結(jié)構(gòu)以其低功耗、低抖動(dòng)、易于設(shè)計(jì)的特性，成為分接器設(shè)計(jì)的首選。
　　本論文采用TSMC65nm LP CMOS工藝，在20GHz時(shí)鐘的控制下，將40Gbps高速串行信號(hào)轉(zhuǎn)

2、換為4路10Gbps低速并行信號(hào)。
　　本論文中的40Gbps1∶4分接器在分接器的結(jié)構(gòu)和鎖存器的設(shè)計(jì)上均有所改進(jìn)，進(jìn)一步降低系統(tǒng)的功耗。傳統(tǒng)的1∶4分接器一般采用以1∶2分接器為基本單元的兩級(jí)樹(shù)型分接器結(jié)構(gòu)，而本文中的40Gbps1∶4分接器采用多相位時(shí)鐘結(jié)構(gòu)，減少一個(gè)1∶2分接器，增加兩個(gè)鎖存器用來(lái)重定時(shí)，從而大大降低了系統(tǒng)的功耗。鎖存器是分接器的基本構(gòu)成單元，針對(duì)高速鎖存器，使用無(wú)尾電流源電流模(CML)鎖存器，針對(duì)低速鎖存

3、器，使用動(dòng)態(tài)負(fù)載的無(wú)尾電流源電流模(CML)鎖存器，完成CML電平到CMOS電平的轉(zhuǎn)換，最后用CMOS動(dòng)態(tài)鎖存器對(duì)數(shù)據(jù)重定時(shí)使四路數(shù)據(jù)同步輸出。三級(jí)鎖存器分別采用不同的鎖存器方案，大大降低系統(tǒng)功耗，這也是本設(shè)計(jì)的主要?jiǎng)?chuàng)新點(diǎn)。
　　后仿真結(jié)果表明，本論文中的40Gbps1∶4分接器在所有工藝角下均能夠正常工作。當(dāng)輸入40Gbps的數(shù)據(jù)、20GHz的時(shí)鐘時(shí)，tt工藝角下，分接器總功耗為13mA×1.2V（包括緩沖），輸出4路10Gbp