應用于全數(shù)字鎖相環(huán)中的時間數(shù)字轉換器和計數(shù)器的研究與設計.pdf

1、近年來隨著工藝技術的進步和最小尺寸的縮減，越來越多的數(shù)字電路被重新研究并推陳出新。于是，時間數(shù)字轉換器和全數(shù)字鎖相環(huán)成為了近年來集成電路設計工業(yè)界和學術界研究的熱點。本論文主要針對應用于全數(shù)字鎖相環(huán)中的時間數(shù)字轉換器和計數(shù)器進行了研究與討論，設計了應用于2.4GHz-5.2GHz全數(shù)字鎖相環(huán)中的時間數(shù)字轉換器和計數(shù)器，并與全數(shù)字鎖相環(huán)的其它模塊進行了集成，最終使用CMOS工藝對設計進行了芯片實現(xiàn)與測試。
　　本文首先簡單分析了全數(shù)

2、字鎖相環(huán)的架構，又給出了這種架構下的相位測量方案，其后進行了全數(shù)字鎖相環(huán)中的時間數(shù)字轉換器與計數(shù)器的結構分析和指標分析。在此基礎上，針對設計的功能要求與性能指標，提出了自己的設計方案。
　　論文給出了一種兩級時間數(shù)字轉換器，第一級采用緩沖器鏈實現(xiàn)粗量化，第二級采用Vernier延時鏈實現(xiàn)細量化。既防止了鏈路太長導致非線性太差，又通過第二級量化實現(xiàn)了高分辨率。
　　關于兩級量化的中間級電路，創(chuàng)新的提出了一種時間偏差選擇電路，其

3、作用為提取參考信號與最近的延時的數(shù)據(jù)信號間的時間偏差。其包括選擇信號發(fā)生器和兩個相同的多選一選擇器，且理論上不引入非線性偏差和線性偏差。
　　在后續(xù)的時間數(shù)字轉換器的優(yōu)化設計中，將高頻信號周期測量單元與偏差測量單元分離，對偏差測量部分進行高頻信號邊沿采樣繼而簡化了設計方案，實現(xiàn)了線性度的改善與面積功耗的減少。
　　論文給出了一種高頻寬帶計數(shù)器的電路，并且根據(jù)環(huán)路要求給出了關于不同時鐘域的采樣電路。采樣電路包括過采樣得到與數(shù)據(jù)