SRAMIP實速測試系統(tǒng)設計與測試.pdf

1、隨著集成電路特征尺寸不斷減小和電路工作頻率的不斷提高，存儲器故障不再是簡單的功能故障，由于電路的微弱延時引起的性能故障也成為了集成電路設計和測試中必須考慮的問題。本文以存儲器內(nèi)建自測試技術(shù)作為基礎，研究靜態(tài)隨機存儲器SRAM實速測試芯片的設計及測試，提出了一種基于改進的算法設計的BIST系統(tǒng)，并利用此BIST擴展設計了實速測試系統(tǒng)，同時分析了存儲器實速測試的原理，以所設計的實速測試芯片對SRAMIP進行了測試。
　　 SRAM實

2、速測試的測試對象是SRAMIP的功能測試和性能測試。對于功能測試，本文首先分析了存儲器常見的故障類型，研究了幾種普遍采用的存儲器測試算法，在此基礎上提出了一種由改進MarchC+算法和棋盤法測試結(jié)合的測試圖形產(chǎn)生機制，改進后的算法可以有效地檢測傳統(tǒng)MarchC算法不能檢測的耦合失效和臨近圖形敏感失效?；诟倪M的算法，以自頂向下的理念設計了內(nèi)建自測試電路并予以硬件實現(xiàn)和仿真，仿真結(jié)果標明所設計的BIST能夠在多數(shù)據(jù)背景下以較快速度遍歷。所

3、設計的BIST電路實現(xiàn)了較高的故障檢查覆蓋率和較快的測試速度，具有良好的復用性。
　　 對于SRAM的性能測試，本文對所設計的BIST進行擴展,加入全數(shù)字鎖相環(huán)和延時鏈電路。利用ADPLL產(chǎn)生的高頻時鐘和片外可調(diào)選項提供芯片模擬用戶使用的多頻率測試環(huán)境，利用延時電路和片外可調(diào)選項量取SRAM的存取時間等性能參數(shù)。本文對實速測試芯片量取SRAM性能參數(shù)的原理和測試過程做了詳盡敘述，并在25℃TT工藝角400MHz至設計預仿真值頻率