FPGA中數(shù)字時鐘管理模塊的設計.pdf

1、隨著現(xiàn)場可編程邏輯器件(programmable logic device，PLD)快速的發(fā)展，系統(tǒng)設計也進入"片上可編程系統(tǒng)"(system on programmable chip，SOPC)的時代；芯片朝著高密度、低電壓、低功耗、高速度方向前進?？删幊踢壿嬈骷母呙芏?，高速度的發(fā)展對可編程邏輯器件的系統(tǒng)時鐘管理也提出了更高的要求，如何在芯片系統(tǒng)密度和速度逐漸增加的情況下更好的管理時鐘系統(tǒng)？DLL(delay locked loop

2、)、PLL(phase locked loop)、DCM(digital clock management)等系統(tǒng)時鐘管理模塊就相應的被提出。
　　本篇論文重點研究的是華微電子科技有限公司的HWD2V1K芯片的數(shù)字時鐘管理。數(shù)字時鐘管理模塊主要有三個方面的功能：DCM主要提供三個主要的功能：去時鐘偏移，進行頻率綜合以及提供相位調整。這三種功能分別是由延遲鎖相環(huán)，數(shù)字頻率合成器(digital frequency synthesis

3、er，DFS)以及數(shù)字相移器(digital phase shifter，DPS)來實現(xiàn)的。本文重點對這三個模塊如何實現(xiàn)其功能進行了詳細的分析。
　　FPGA內有大量的時鐘緩沖器以及分布到FPGA內部各個模塊的時鐘布線，時鐘在經(jīng)過緩沖器和時鐘線時不可避免的會產(chǎn)生時鐘偏移，這樣就會影響系統(tǒng)的同步性能，DCM通過對可變延遲線的控制插入相應的延遲以抵消時鐘傳輸過程的產(chǎn)生的延遲，從而消除時鐘偏移。
　　我們知道 FPGA的應用范圍非

4、常廣，因此用戶可能會用到各種不同的時鐘。例如有的需要對時鐘進行分頻，有的需要對時鐘倍頻，這些都對時鐘的多樣性提出了更高的要求。DLL能夠很好的實現(xiàn)分頻，然而如果讓DLL提供4，8，16倍頻是很困難的，DCM中的頻率合成器通過對參數(shù)的設置能夠提供最高為32倍的倍頻。
　　隨著時鐘頻率的提高，輸出時鐘的相位要求越來越高。DLL提供的四個CLK0、CLK90、CLK180、CLK270時鐘相位已經(jīng)不能滿足用戶的要求。這時 DCM中的數(shù)字