數(shù)字信號(hào)處理系統(tǒng)芯片的可測(cè)試性設(shè)計(jì)技術(shù)研究.pdf

1、設(shè)計(jì)、制備和測(cè)試是集成電路產(chǎn)業(yè)中不可分割的三個(gè)主要環(huán)節(jié)。隨著技術(shù)的不斷進(jìn)步和深亞微米工藝的出現(xiàn)，集成電路的特征尺寸不斷縮小，規(guī)模和工作頻率不斷提高，設(shè)計(jì)復(fù)雜性也不斷增加。這些都對(duì)測(cè)試提出了更高的要求。為了在測(cè)試中提高對(duì)芯片內(nèi)部電路的可控制性和可觀測(cè)性，需要在電路測(cè)試時(shí)額外加入一些專門用于測(cè)試的電路，以提高電路的可測(cè)性。由此產(chǎn)生了集成電路可測(cè)試性設(shè)計(jì)技術(shù)(DFT)，近幾年來(lái)，這一領(lǐng)域的研究越來(lái)越受到重視。 本文首先對(duì)當(dāng)今集成電路可

2、測(cè)試性設(shè)計(jì)的發(fā)展及所面臨的問(wèn)題進(jìn)行了詳細(xì)的討論，然后通過(guò)研究故障模型和各種可測(cè)試性設(shè)計(jì)方法，討論了可測(cè)試性設(shè)計(jì)的原則和標(biāo)準(zhǔn)。通過(guò)對(duì)TigerX SOC芯片的可測(cè)試性設(shè)計(jì)研究，完成了SOC芯片的可測(cè)試性設(shè)計(jì)流程，并達(dá)到可測(cè)試性設(shè)計(jì)的要求。 論文中討論了多種可測(cè)試性設(shè)計(jì)技術(shù)，并將這些技術(shù)應(yīng)用于TierX SOC數(shù)字信號(hào)處理芯片的可測(cè)試性設(shè)計(jì)工作中。本文的一個(gè)研究重點(diǎn)是如何利用存儲(chǔ)器內(nèi)建自測(cè)試和掃描鏈技術(shù)實(shí)現(xiàn)SOC可測(cè)試性設(shè)計(jì)中的測(cè)試

3、源和測(cè)試收集結(jié)構(gòu)；另一個(gè)重點(diǎn)是如何采用邊界掃描技術(shù)實(shí)現(xiàn)系統(tǒng)芯片可測(cè)試性中的測(cè)試訪問(wèn)機(jī)制(TAM)和測(cè)試包封結(jié)構(gòu)。 本文對(duì)純數(shù)字邏輯采用插入掃描鏈的設(shè)計(jì)技術(shù)，并通過(guò)修改電路或插入測(cè)試點(diǎn)的方法提高故障覆蓋率。本文還研究了數(shù)字邏輯和存儲(chǔ)器混合的IP核的可測(cè)性設(shè)計(jì)。對(duì)存儲(chǔ)器測(cè)試采用最常用最有效的存儲(chǔ)器內(nèi)建自測(cè)試的方法，為了在自動(dòng)測(cè)試向量生成(ATPG)過(guò)程中減少由于存儲(chǔ)器而產(chǎn)生的陰影邏輯對(duì)故障覆蓋率的影響，采用了黑盒方法、插入測(cè)試邏輯和