低電壓高電源抑制比帶隙基準(zhǔn)電路設(shè)計(jì).pdf

1、帶隙基準(zhǔn)作為一種高精度的基準(zhǔn)電壓產(chǎn)生方式，廣泛地應(yīng)用在各類ADC、電源管理等芯片中，成為SOC芯片中必需的關(guān)鍵模塊之一。低電壓高電源抑制比的帶隙基準(zhǔn)作為現(xiàn)在的帶隙研究熱點(diǎn)以及未來(lái)的趨勢(shì)具有很高的研究意義。 為達(dá)到研究目的，本文緊抓住帶隙基準(zhǔn)電路的精度、電源電壓、電源抑制比三個(gè)參數(shù)進(jìn)行優(yōu)化設(shè)計(jì)。 在對(duì)帶隙基準(zhǔn)理論進(jìn)行介紹后，通過(guò)理論推導(dǎo)和仿真驗(yàn)證，本文重點(diǎn)分析了傳統(tǒng)BiCMOS 帶隙和標(biāo)準(zhǔn)CMOS 帶隙的誤差源和電源抑制比，

2、得到了相應(yīng)的結(jié)論和設(shè)計(jì)依據(jù)。 基于前面章節(jié)的理論，在傳統(tǒng)BiCMOS 帶隙和標(biāo)準(zhǔn)CMOS 帶隙的基礎(chǔ)上，本文分別提出了一種改進(jìn)后的BiCMOS 帶隙和一種改進(jìn)后的CMOS 帶隙，并且通過(guò)了仿真驗(yàn)證，結(jié)果表明，改進(jìn)后的BiCMOS 帶隙基本消除了電流失配帶來(lái)的誤差，精度高達(dá)10 ppm/oC，同時(shí)反饋因子的提高使其直流電源抑制比達(dá)到90 dB，并且通過(guò)合理的設(shè)置參數(shù)使得該電路實(shí)現(xiàn)了低功耗和快速啟動(dòng)；改進(jìn)后的CMOS 帶隙以電源獨(dú)立