版圖工藝課程設(shè)計(jì)報(bào)告

1、<p><b>　　課程設(shè)計(jì)任務(wù)書(shū)</b></p><p>　學(xué) 院信息科學(xué)與工程學(xué)院專(zhuān) 業(yè)電子科學(xué)與技術(shù)</p><p>　學(xué)生姓名班級(jí)學(xué)號(hào)</p><p>　課程設(shè)計(jì)題目Y=電路和版圖設(shè)計(jì)</p><p>　實(shí)踐教學(xué)要求與任務(wù):1.用tanner軟件中的S-Edit編輯Y=電路原理圖。2.用tanner軟

2、件中的TSpice對(duì)電路Y=進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制Y=版圖，并進(jìn)行DRC驗(yàn)證。4.用tanner軟件中的TSpice對(duì)版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對(duì)電路網(wǎng)表進(jìn)行LVS檢驗(yàn)觀察原理圖與版圖的匹配程度。工作計(jì)劃與進(jìn)度安排:第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計(jì)。周二：熟悉軟件操作方法。周三~四：畫(huà)電路圖周五：電路仿真。第二周周一~二：畫(huà)版

3、圖。周三：版圖仿真。周四：驗(yàn)證。周五：寫(xiě)報(bào)告書(shū)，驗(yàn)收。</p><p>　指導(dǎo)教師：年 月 日專(zhuān)業(yè)負(fù)責(zé)人：年 月 日學(xué)院教學(xué)副院長(zhǎng)：年 月 日</p><p><b>　　目 錄</b></p><p><b>　　目 錄III</b></p><p><b>　　1.緒 論

4、1</b></p><p><b>　　1.1設(shè)計(jì)背景1</b></p><p><b>　　1.2設(shè)計(jì)目標(biāo)1</b></p><p>　　2.Y=電路和版圖設(shè)計(jì)2</p><p>　　2.1 Y=電路結(jié)構(gòu)3</p><p>　　2.2 Y=電路仿真4

5、</p><p>　　2.3 Y=的電路版圖繪制5</p><p>　　2.4 Y=的版圖電路仿真6</p><p>　　2.5LVS檢查匹配7</p><p><b>　　總 結(jié)9</b></p><p><b>　　參考文獻(xiàn)10</b></p>&

6、lt;p>　　附錄一：原理圖網(wǎng)表11</p><p>　　附錄二：版圖網(wǎng)表12</p><p><b>　　1.緒 論</b></p><p><b>　　1.1設(shè)計(jì)背景</b></p><p>　　Tanner集成電路設(shè)計(jì)軟件是由Tanner Research 公司開(kāi)發(fā)的基于Window

7、s平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國(guó)內(nèi)應(yīng)用廣泛，具有很高知名度。</p><p>　　L-Edit Pro是Tanner EDA軟件公司所出品的一個(gè)IC設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從IC設(shè)計(jì)到

8、輸出，以及最后的加工服務(wù)，完全可以媲美百萬(wàn)美元級(jí)的IC設(shè)計(jì)軟件。L-Edit Pro包含IC設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計(jì)規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設(shè)計(jì)布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個(gè)完整的IC設(shè)計(jì)與驗(yàn)證解決

9、方案。L-Edit Pro豐富完善的功能為每個(gè)IC設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。</p><p>　　Tanner Tools Pro提供完整的集成電路設(shè)計(jì)環(huán)境，可在PC機(jī)上運(yùn)行，能夠幫助學(xué)生進(jìn)入VLSI設(shè)計(jì)領(lǐng)域。它從電路圖設(shè)計(jì)、電路分析與仿真到電路布局環(huán)境一應(yīng)俱全。學(xué)生通過(guò)仿真實(shí)驗(yàn)?zāi)軌蜻M(jìn)一步深化對(duì)集成電路原理、半導(dǎo)體工藝等方面知識(shí)的理解和掌握，將電子科學(xué)與技術(shù)專(zhuān)業(yè)的基礎(chǔ)知識(shí)融會(huì)貫通。</

10、p><p><b>　　1.2設(shè)計(jì)目標(biāo)</b></p><p>　　1.用tanner軟件中的原理圖編輯器S-Edit編輯Y=電路原理圖。</p><p>　　2.用tanner軟件中的TSpice對(duì)Y=電路進(jìn)行仿真并觀察波形。</p><p>　　3.用tanner軟件中的L-Edit繪制Y=版圖，并進(jìn)行DRC驗(yàn)證。<

11、;/p><p>　　4.用tanner軟件中的TSpice對(duì)Y=電路進(jìn)行仿真并觀察波形。</p><p>　　5.用tanner軟件中的layout-Edit對(duì)Y=進(jìn)行LVS檢驗(yàn)觀察原理圖與版圖的匹配程度。</p><p>　　2.Y=電路和版圖設(shè)計(jì)</p><p>　　2.1 Y= 電路結(jié)構(gòu)</p><p>　　Y=以說(shuō)

12、是最常用的基本功能電路之一了，廣泛應(yīng)用于數(shù)字邏輯三輸入或非門(mén)電路設(shè)計(jì)中。在本次課程設(shè)計(jì)中，使用tanner軟件中的原理圖編輯器S-Edit編輯電路原理圖。詳細(xì)描述各MOS管中柵、源、漏及襯底的詳細(xì)連接方式。其布爾表達(dá)式為Y=,其中原理圖如圖2.1。</p><p>　　圖2.1 Y=的原理圖2.2 </p><p>　　2.2 Y=電路仿真</p><p>　

13、　2.2.1 使用TSpice對(duì)原理圖進(jìn)行仿真。</p><p>　　首先，生成電路網(wǎng)表，如圖2.2。</p><p>　　圖2.2 生成原理圖電路網(wǎng)表</p><p>　　給輸入端加入CP激勵(lì)信號(hào)，信號(hào)D端加入信號(hào)。仿真中高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時(shí)間。進(jìn)行仿真，輸出波形。波形圖如下圖2.3。</p><p>

14、;　　圖2.3 Y=的輸入輸出波形圖</p><p>　　2.3 Y=的版圖繪制</p><p>　　用L-Edit版圖繪制軟件對(duì)Y=電路進(jìn)行版圖繪制，版圖結(jié)果如圖2.4。</p><p>　　圖2.4 Y=電路版圖 </p><p>　　進(jìn)行DRC檢測(cè)，檢測(cè)是否滿(mǎn)足設(shè)計(jì)規(guī)則。如圖2.5。</p><p>

15、　　圖2.5 DRC驗(yàn)證結(jié)果</p><p>　　2.4 Y=的版圖電路仿真</p><p>　　同原理圖仿真相同，首先生成電路網(wǎng)表。如圖2.6。</p><p>　　圖2.6 生成版圖電路網(wǎng)表</p><p>　　添加激勵(lì)、電源和地，同時(shí)觀察輸入輸出波形，波形如圖2.7。</p><p>　　圖2.7 Y=輸出

16、波形圖 </p><p>　　Y=電路的版圖仿真波形與原理圖的仿真波形，基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的邏輯設(shè)計(jì)正確無(wú)誤。</p><p>　　2.5 LVS檢查匹配</p><p>　　對(duì)Y=進(jìn)行LVS檢查驗(yàn)證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查Y=電路原理圖與版圖的匹配程度。</p><p>　　首先導(dǎo)

17、入網(wǎng)表，如下圖圖2.5.1。</p><p>　　圖2.5.1 導(dǎo)入網(wǎng)表</p><p>　　輸出結(jié)果如圖2.5.2。</p><p>　　圖2.5.2 電路LVS檢查匹配圖</p><p><b>　　總 結(jié)</b></p><p>　　通過(guò)這段時(shí)間的課程設(shè)計(jì)學(xué)習(xí)，綜合運(yùn)用所學(xué)的知識(shí)完成了設(shè)

18、計(jì)任務(wù)。使我更深的的了解版圖工藝的藝術(shù)，并深入掌握仿真方法和工具 Tanner、同時(shí)為以后從事本專(zhuān)業(yè)工作打下堅(jiān)實(shí)的基礎(chǔ)。進(jìn)一步熟悉設(shè)計(jì)中使用的主流工具，版圖設(shè)計(jì)屬于集成電路的后端設(shè)計(jì)，通過(guò)繪制電路版圖，發(fā)現(xiàn)了理論與現(xiàn)實(shí)有著很大的差別，特別是繪制版圖，需要很大的耐心和毅力，剛開(kāi)始對(duì)Tanner軟件很陌生，感覺(jué)畫(huà)圖好復(fù)雜呀，失敗了一次又一次，最后通過(guò)耐心的學(xué)習(xí)和嘗試，終于對(duì)Tanner軟件和版圖繪制的掌握，畫(huà)出了漂亮的版圖讓人感覺(jué)好有

19、成就感啊，讓我深深體會(huì)到集成電路版圖工藝的魅力，通過(guò)對(duì)典型IC集成電路的原理圖和版圖的繪制及仿真，對(duì)模擬電路的工作原理有了進(jìn)一步的了解。再借助tanner軟件模擬電路的原理圖繪制及其版圖生成，熟悉了tanner在此方面的應(yīng)用，以增強(qiáng)計(jì)算機(jī)輔助電路模擬與設(shè)計(jì)的信心。</p><p>　　由于對(duì)于理論知識(shí)學(xué)習(xí)不夠扎實(shí)，我深感“書(shū)到用時(shí)方恨少”，于是想起圣人之言“溫故而知新”，便重拾教材與實(shí)驗(yàn)手冊(cè)，對(duì)知識(shí)系統(tǒng)而全面進(jìn)行

20、了梳理，遇到難處先是苦思冥想再向同學(xué)請(qǐng)教，終于熟練掌握了基本理論知識(shí)，而且領(lǐng)悟諸多平時(shí)學(xué)習(xí)難以理解掌握的較難知識(shí)，學(xué)會(huì)了如何思考的思維方式，找到了設(shè)計(jì)的方向。正所謂“實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)”，只有自己動(dòng)手做過(guò)了，才能更貼切更深刻的掌握所學(xué)的知識(shí)，使自己進(jìn)一步的提高。盡管課程設(shè)計(jì)是在期末才開(kāi)始，我們的教材學(xué)習(xí)完畢，掌握許多知識(shí)，但是還有很多地方理解領(lǐng)悟不到位，所以查閱資料使必不可少的，這就養(yǎng)成了我們自己學(xué)習(xí)的方式。而且又要進(jìn)行軟件的仿真

21、。軟件的仿真進(jìn)行的比較順利，硬件的連接出了一些問(wèn)題。但最后解決了。</p><p>　　總的來(lái)說(shuō)，課程設(shè)計(jì)是一門(mén)很?chē)?yán)謹(jǐn)?shù)牡恼n程，給了我很多專(zhuān)業(yè)知識(shí)，同時(shí)在一定程度上提高了我的專(zhuān)業(yè)技能，還教給我許多的道理。通過(guò)課程設(shè)計(jì)，我不僅學(xué)到了知識(shí)，而且從中學(xué)到了解決問(wèn)題的方法，這也是一個(gè)鍛煉自己的機(jī)會(huì)。</p><p><b>　　參考文獻(xiàn)</b></p><

22、p>　　[1]Alan Hastings著.模擬電路版圖的藝術(shù).第三版.電子工業(yè)出版社,2013.6.</p><p>　　[2]曾慶貴等著.集成電路版圖設(shè)計(jì).第二版.機(jī)械工業(yè)出版社,2008.10.</p><p><b>　　附錄一：原理圖網(wǎng)表</b></p><p>　　* SPICE netlist written by S-Ed

23、it Win32 7.03</p><p>　　* Written on Jul 5, 2013 at 10:59:29</p><p>　　* Waveform probing commands</p><p><b>　　.probe</b></p><p>　　.options probefilename=&quo

24、t;czx.dat"</p><p>　　+ probesdbfile="C:\Users\lenovo\Desktop\czx\czx.sdb"</p><p>　　+ probetopmodule="Module0"</p><p>　　.include D:\tanner\TSpice70\models\ml2

25、_125.md</p><p>　　.param 1=0.5u</p><p>　　vvdd Vdd Gnd 5</p><p>　　va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)</p><p>　　va B Gnd PULSE (0 5 50n 5n 5n 100n 150n)</p><

26、;p>　　va C Gnd PULSE (0 5 50n 5n 5n 60n 120n)</p><p>　　.tran/op 1n 400n method=bdf</p><p>　　.print tran v(A) v(B) v(C) v(Y)</p><p>　　* Main circuit: Module0</p><p>　　

27、M1 Y N10 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u </p><p>　　M2 N10 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u </p><p>　　M3 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p

28、PS=24u </p><p>　　M4 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u </p><p>　　M5 N10 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u</p><p>　　M6 N1 A Vdd Vdd PMOS L=2u

29、 W=22u AD=66p PD=24u AS=66p PS=24u</p><p>　　M7 N2 N10 N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u</p><p>　　M8 Y C N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u</p><p>　　

30、* End of main circuit: Module0</p><p><b>　　附錄二：版圖網(wǎng)表</b></p><p>　　* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;</p><p>　　* TDB

31、 File: C:\Users\lenovo\Desktop\czx\Layout1.tdb</p><p>　　* Cell: Cell0Version 1.17</p><p>　　* Extract Definition File: D:\tanner\LEdit90\Samples\SPR\example1\lights.ext</p><p>　　

32、* Extract Date and Time: 07/05/2013 - 11:13</p><p>　　.include D:\tanner\TSpice70\models\ml2_125.md</p><p>　　.param 1=0.5u</p><p>　　vvdd Vdd GND 5</p><p>　　va A GND PUL

33、SE (0 5 50n 5n 5n 50n 100n)</p><p>　　vb B GND PULSE (0 5 50n 5n 5n 100n 150n)</p><p>　　vc C GND PULSE (0 5 50n 5n 5n 60n 120n)</p><p>　　.tran/op 1n 400n method=bdf</p><p&

34、gt;　　.print tran v(A) v(B) v(C) v(Y)</p><p>　　* Warning: Layers with Unassigned AREA Capacitance.</p><p>　　* <Poly Resistor ID></p><p>　　* <Poly2 Resistor ID></p

35、><p>　　* <N Diff Resistor ID></p><p>　　* <P Diff Resistor ID></p><p>　　* <P Base Resistor ID></p><p>　　* <N Well Resistor ID></p>

36、<p>　　* <Pad Comment></p><p>　　* <Poly1-Poly2 Capacitor ID></p><p>　　* <Poly Resistor ID></p><p>　　* <Poly2 Resistor ID></p><p>　

37、　* <N Diff Resistor ID></p><p>　　* <P Diff Resistor ID></p><p>　　* <P Base Resistor ID></p><p>　　* <N Well Resistor ID></p><p>　　* Warni

38、ng: Layers with Zero Resistance.</p><p>　　* <Pad Comment></p><p>　　* <Poly1-Poly2 Capacitor ID></p><p>　　* <NMOS Capacitor ID></p><p>　　* <

39、;PMOS Capacitor ID></p><p>　　* NODE NAME ALIASES</p><p>　　* 1 = GND (-20,25)</p><p>　　* 2 = VDD (-25,95)</p><p>　　* 4 = Y (23,57)</p><p&

40、gt;　　* 9 = B (43.5,90)</p><p>　　M1 VDD B 3 VDD PMOS L=2u W=5u </p><p>　　* M1 DRAIN GATE SOURCE BULK (43.5 83.5 45.5 88.5) </p><p>　　M2 7 3 8 VDD PMOS L=2u W=7u </p><

41、;p>　　* M2 DRAIN GATE SOURCE BULK (6 65.5 8 72.5) </p><p>　　M3 Y 6 7 VDD PMOS L=2u W=7u </p><p>　　* M3 DRAIN GATE SOURCE BULK (14 65.5 16 72.5) </p><p>　　M4 8 5 VDD VDD PMOS L=2u

42、W=7u </p><p>　　* M4 DRAIN GATE SOURCE BULK (-2 65.5 0 72.5) </p><p>　　M5 GND B 3 GND NMOS L=2u W=5u </p><p>　　* M5 DRAIN GATE SOURCE BULK (43.5 65 45.5 70) </p><p>　　M6

43、 GND 3 Y GND NMOS L=2u W=7u </p><p>　　* M6 DRAIN GATE SOURCE BULK (6 41.5 8 48.5) </p><p>　　M7 Y 6 GND GND NMOS L=2u W=7u </p><p>　　* M7 DRAIN GATE SOURCE BULK (14 41.5 16 48.5) <

44、;/p><p>　　M8 Y 5 GND GND NMOS L=2u W=7u </p><p>　　* M8 DRAIN GATE SOURCE BULK (-2 41.5 0 48.5) </p><p>　　* Total Nodes: 9</p><p>　　* Total Elements: 8</p><p>