eda課程設計--出租車計價器

1、<p><b>　　目 錄</b></p><p><b>　　1引言1</b></p><p>　　2 EDA技術簡介2</p><p>　　3 VHDL語言簡介3</p><p>　　4 設計要求及其背景5</p><p><b>　　

2、5 系統(tǒng)設計6</b></p><p><b>　　5.1分頻模塊6</b></p><p>　　5.2 控制模塊6</p><p>　　5.3 計量模塊6</p><p>　　5.4 譯碼顯示模塊6</p><p>　　6 軟件調試及硬件仿真8</p>&l

3、t;p>　　6.1 軟件調試8</p><p>　　6.2 硬件連接及調試10</p><p><b>　　7 結束語11</b></p><p><b>　　參考文獻12</b></p><p><b>　　附錄13</b></p><p&

4、gt;<b>　　1引言</b></p><p>　　出租車是現(xiàn)代人類的重要交通工具，而出租車的計費系統(tǒng)的安全性和先進性是人們普遍關心的問題，要求計費器性能穩(wěn)定，計費準確，以及預防司機作弊行為等等都關系到乘客的切身利益。因此，設計出符合人們普遍要求及放心的產品具有重要的意義。</p><p>　　本設計采用Altera公司的QuartusⅡ軟件作為開發(fā)平臺,以VHDL

5、作為程序設計設計的語言，設計了出租車計費器系統(tǒng)的程序，并進行了程序仿真。使其實現(xiàn)了計費、計時和記錄行車里程的功能，并利用動態(tài)掃描顯示車費總額。計費系統(tǒng)在各大、中城市出租車中使用越來越廣泛。針對現(xiàn)有計費系統(tǒng)通用性差的缺陷,采用VHDL語言可以開發(fā)出租車計費系統(tǒng)，該計費系統(tǒng)的可靠性高,成本低,通用性強。該系統(tǒng)在不改變硬件電路的前提下,具有可以重建系統(tǒng)的功能，采用完全相同電路結構,只要根據(jù)各地區(qū)的需求在VHDL程序中設置個別參數(shù),就可以適應各

6、地區(qū)出租車不同計費標準的需要,還可根據(jù)各地區(qū)需求增加其他功能。</p><p><b>　　2 EDA技術簡介</b></p><p>　　EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的

7、。</p><p>　　EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。</p><p>　　現(xiàn)在對EDA的概念或范疇用得很廣，包括在機械

8、、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。</p><p>　　EDA工具軟件可大致分為芯片設計輔助軟件、可編程芯片輔助設計軟件、系統(tǒng)設計輔助軟件等三類。</p><p>　　目前進入我國并具有廣泛影響的

9、EDA軟件是系統(tǒng)設計軟件輔助類和可編程芯片輔助設計軟件：Protel、PSPICE、multiSIM10(原EWB的最新版本)、OrCAD、PCAD、、LSIIogic、MicroSim，ISE，modelsim等等。這些工具都有較強的功能，一般可用于幾個方面，例如很多軟件都可以進行電路設計與仿真，同進還可以進行PCB自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。</p><p>　　3 VHDL語言簡介&l

10、t;/p><p>　　VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。</p><p>　　VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻譯成中文就是超高速集成

11、電路硬件描述語言。因此它的應用主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可

12、以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點 </p><p>　　與其他硬件描述語言相比，VHDL具有以下特點：</p><p>　　功能強大、設計靈活。

13、VHDL具有功能強大的語言結構，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設計，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。</p><p>　　支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標準所規(guī)范的硬件

14、描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進一步推廣和廣泛應用奠定了基礎。在硬件電路設計過程中，主要的設計文件是用VHDL編寫的源代碼，因為VHDL易讀和結構化，所以易于修改設計。</p><p>　　強大的系統(tǒng)硬件描述能力。VHDL具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合級描述。另外，V

15、HDL支持慣性延遲和傳輸延遲，還可以準確地建立硬件電路模型。VHDL支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。</p><p>　　獨立于器件的設計、與工藝無關。設計人員用VHDL進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優(yōu)化。當設計描述完成后，可以用多種不同的器件結構來實現(xiàn)其功能。</p><p>　

16、　很強的移植能力。VHDL是一種標準化的硬件描述語言，同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能。</p><p>　　易于共享和復用。VHDL采用基于庫（Library）的設計方法，可以建立各種可再次利用的模塊。這些模塊可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。</p><p>　　1. 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，

17、從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。</p><p>　　2. VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。</p><p>　　3. VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用

18、功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。</p><p>　　4. 對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉變成門級網(wǎng)表。</p><p>　　5. VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。<

19、/p><p>　　4 設計要求及其背景</p><p><b>　　4.1 設計要求</b></p><p>　　本課程設計就是針對EDA技術所設計的一個出租車計價器，其所能實現(xiàn)的功能如下： </p><p>　　1. 起步價為8.00元，起步公里為3公里；</p><p>　　2. 超過3公里，每公

20、里按1.00元收費；</p><p>　　3. 單程行駛里程超過20公里，每公里租價加收50%；</p><p>　　4. 等候時間累積1分鐘，則每分鐘這算1公里里程價。</p><p>　　要求顯示里程、計費及等候時間。乘客上車后，按下啟動鍵，開始計費，除非同一乘客往返用那個車，否則按下單程鍵，這樣行駛里程超過20公里時，每公里加收50%，既每公里租費1.5元；計

21、費顯示為3位整數(shù)、1位小數(shù)。</p><p><b>　　4.2 設計背景</b></p><p>　　隨著出租車行業(yè)的發(fā)展，對出租車計費器的要求也越來越高，用戶不僅要求計費器性能穩(wěn)定，計費準確。利用VHDL語言設計出租車計費系統(tǒng)，使其實現(xiàn)計費以及預置和模擬汽車啟動、停止、等待等功能設計出動態(tài)掃描電路顯示車費數(shù)目，突出了其作為硬件描述語言的良好的可能性、可移植性和易理

22、解等優(yōu)點。</p><p>　　VHDL就是超高速集成電路硬件描述語言。覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。在VHDL語言中，設計的原始描述可以非常簡練，經(jīng)過層層加強后，最終可成為直接付諸生產的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關，當工藝改變時，只需修改相應程序中的屬性參數(shù)即可。支持大規(guī)模設

23、計的分解和已有設計的再利用。一個大規(guī)模的設計不可能由一個人獨立完成，必須由多人共同承擔，VHDL為設計的分解和設計的再利用提供了有力的支持。</p><p><b>　　5 系統(tǒng)設計</b></p><p>　　根據(jù)層次化設計理論，該設計問題自頂向下可為分頻模塊、控制模塊、計量模塊、譯碼和動態(tài)掃描顯示模塊，各模塊功能如下所述。</p><p>

24、<b>　　5.1分頻模塊</b></p><p>　　分頻模塊對頻率為240Hz的輸入脈沖進行分頻，產生頻率為16Hz、15Hz、1Hz的3種頻率。該模塊產生頻率信號用于計費，每個1Hz脈沖為0.1元計費控制，15Hz為1.5元的計費控制，16Hz信號1.6元計費控制。</p><p><b>　　5.2 控制模塊</b></p>

25、<p>　　計價器控制模塊主要完成對計價器狀態(tài)的控制。</p><p><b>　　5.3 計量模塊</b></p><p>　　計量模塊完成計價、計時和計程功能。</p><p>　　計價部分：行程在3公里內，而且等待累計時間小于2分鐘，起步費為10元；3公里外以每公里按1.6元計費，等待累計時間超過2分鐘按每分鐘1.5元計費。&

26、lt;/p><p>　　計時部分：計算乘客的等待累計時間。計時器的量程為59分鐘，滿量程后自動歸零。即時數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以分為單位對應的數(shù)據(jù)管上顯示。</p><p>　　計程部分：計算乘客所行駛的公里數(shù)。計程器的量程為99千米, 滿量程后自動歸零。計程數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以公里為單位對應的數(shù)據(jù)管上顯示。</p><p>　　5.

27、4 譯碼顯示模塊</p><p>　　譯碼顯示模塊完成計價、計時、計程數(shù)據(jù)顯示</p><p>　　該模塊經(jīng)過8選1選擇器將計費數(shù)據(jù)（4位BCD碼）、計時數(shù)據(jù)（2位BCD碼）、計程數(shù)據(jù)（2位BCD碼）動態(tài)顯示輸出。其中計費數(shù)據(jù)jifei4~jifei1送入顯示譯碼模塊進行譯碼，最后送至以百元、十元、元、角為單位對應的數(shù)碼管上顯示，最大顯示為999.9元；計時數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最

28、后送至以分為單位對應的數(shù)碼管上顯示，最大顯示為59分；計程數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以公里為單位的數(shù)碼管上顯示，最大顯示為99公里。其系統(tǒng)組成框圖如圖5-1所示。</p><p>　　圖5-1出租車自動計價器的系統(tǒng)方框圖</p><p>　　6 軟件調試及硬件仿真</p><p><b>　　6.1 軟件調試</b></p&g

29、t;<p>　　沒有等候時間且單程行駛的程序仿真圖如圖6-1所示，由圖可知，在20公里以內每行駛1公里收費1元，超過20公里每公里收費1.5元。</p><p>　　圖6-1 沒有等候時間且單程行駛的程序仿真圖</p><p>　　20公里以內有等候時間的程序仿真圖如圖6-2所示，由圖可知在20公里以內超過三公里每行駛1公里收費1元。當有等待時間時每等待1分鐘收費1元。<

30、;/p><p>　　圖6-2 20公里以內有等候時間的程序仿真圖</p><p>　　20公里以外有等候時間且單程行駛的程序仿真圖如圖6-3所示，20公里以</p><p>　　外有等候時間且單程行駛時，每行駛1公里收費1.5元，當有停車等待時，每等待一分鐘也收費1.5元。</p><p>　　圖6-3 20公里以外有等候時間且單程行駛的程序仿真

31、圖</p><p>　　20公里以外有等候時間且不是單程行駛的程序仿真圖如圖6-4所示，由圖可知20公里以外有等候時間且不是單程行駛時，每行駛1公里收費1元，當停車等待時每等待1分鐘收費1元。</p><p>　　圖6-4 20公里以外有等候時間且不是單程行駛的程序仿真圖</p><p>　　6.2 硬件連接及調試</p><p>　　本設計

32、下載到芯片EP3C40Q240C8后的引腳鎖定如圖6-5所示：</p><p>　　圖6-5 引腳鎖定圖</p><p>　　做好引腳鎖定后，打開硬件箱的電源，數(shù)碼管有正確的數(shù)字顯示，連接硬件箱與計算機開始驗證。操作運行實驗結果完全符合設計要求。通過仿真驗證表明，本文所設計的出租車計價器能夠正常地顯示行駛的里程數(shù)和乘客應付的費用及顧客等待的時間數(shù)，符合正常的出租車計價標準。</p&g

33、t;<p><b>　　7 結束語</b></p><p>　　通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。并且這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。課設中運用了學過的EDA技術及應用，數(shù)字電路、

34、模擬電路以及電子技術實驗等知識，提高了我們對知識的綜合運用能力，同時還增強了動手能力。在這次動手實踐中，我不僅了解自己的不足，而且深刻的體會到合作的重要性，兩個人共同探討，可以使問題變得比預料的簡單化，避免走歧路。</p><p><b>　　參考文獻</b></p><p>　　[1] 吳繼華，王誠.設計與驗證VerilogHDL[M].北京：人民郵電出版社.200

35、6.08</p><p>　　[2] 潘松.VHDL實用教程[M].成都：電子科技大學出版社.2003</p><p>　　[3] 張凱，林偉.VHDL實例剖析[M].北京：國防工業(yè)出版社.2004</p><p>　　[4] 黃智偉.FPGA系統(tǒng)設計與應用[M].北京;電子工業(yè)出版社,2005</p><p>　　[5] 孫延鵬，張芝賢，尹

36、常永.VHDL與可編程邏輯器件應用[M].北京：航空工業(yè)出版社.2006</p><p>　　[6] 盧毅，賴杰.VHDL與數(shù)字電路設計[M].北京：科學出版社.2002</p><p>　　[7] 喬廬峰，王志功.VHDL數(shù)字電路設計教程 [M].北京：電子工業(yè)出版社.2011.11</p><p><b>　　附錄</b></p>

37、;<p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity liu is</p><p>　　port(clk1hz,mile:in std_logi

38、c;</p><p>　　start,single:in std_logic;</p><p>　　stop:in std_logic;</p><p>　　min1,min2:out std_logic_vector(3 downto 0);</p><p>　　km1,km2:out std_logic_vector(3 downto 0

39、);</p><p>　　price1,price2,price3,price4:out std_logic_vector(3 downto 0));</p><p><b>　　end;</b></p><p>　　architecture bhv of liu is</p><p>　　signal start_r:

40、std_logic;</p><p>　　signal second:integer range 0 to 59;</p><p>　　signal p1,p2,p3,p4:std_logic_vector(3 downto 0);</p><p>　　signal k1,k2:std_logic_vector(3 downto 0);</p><

41、;p>　　signal m1,m2:std_logic_vector(3 downto 0);</p><p>　　signal en0,en1,f_wait,f:std_logic;</p><p><b>　　begin</b></p><p><b>　　min1<=m1;</b></p>

42、<p><b>　　min2<=m2;</b></p><p><b>　　km1<=k1;</b></p><p><b>　　km2<=k2;</b></p><p>　　price1<=p1;</p><p>　　price2<=p

43、2;</p><p>　　price3<=p3;</p><p>　　price4<=p4;</p><p>　　U1:process(clk1hz)</p><p><b>　　begin</b></p><p>　　if start='0' then</p&g

44、t;<p>　　f_wait<='0';</p><p>　　m1<="0000";</p><p>　　m2<="0000";</p><p>　　elsif(clk1hz'event and clk1hz='1')then</p><

45、;p>　　if stop='1' then</p><p>　　if second=59 then --等待時間的秒信號</p><p>　　second<=0;</p><p>　　f_wait<='1';</p><p>　　if m1="1001" then

46、 --分信號的計數(shù)器部分</p><p>　　m1<="0000";</p><p>　　if m2="0101" then</p><p>　　m2<="0000";</p><p><b>　　else </b></p>&

47、lt;p>　　m2<=m2+'1';</p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　m1<=m1+'1';</p><p>　　end if; ;</

48、p><p><b>　　else </b></p><p>　　f_wait<='0';</p><p>　　second<=second+1;</p><p><b>　　end if;</b></p><p><b>　　else <

49、;/b></p><p>　　f_wait<='0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　U2:process(

50、clk1hz)</p><p><b>　　begin</b></p><p>　　if(clk1hz'event and clk1hz='1')then</p><p>　　start_r<=start; --取消延時</p><p><b>　　end if;</b

51、></p><p>　　end process;</p><p>　　f<=f_wait when stop='1' else --計費脈沖的產生</p><p>　　mile when en0='1' else</p><p><b>　　'0';</b

52、></p><p>　　U3:process(start,mile) --里程數(shù)目的計數(shù)器</p><p><b>　　begin</b></p><p>　　if start='0' then</p><p>　　k1<="0000";</p&

53、gt;<p>　　k2<="0000";</p><p><b>　　en0<='0';</b></p><p><b>　　en1<='0';</b></p><p>　　elsif(mile'event and mile=

54、9;1')then</p><p>　　if stop='0' then</p><p>　　if k1="1001" then</p><p>　　k1<="0000";</p><p>　　if k2="1001" then</p>&

55、lt;p>　　k2<="0000";</p><p><b>　　else</b></p><p>　　k2<=k2+'1';</p><p><b>　　end if;</b></p><p><b>　　else</b>

56、</p><p>　　k1<=k1+'1';</p><p><b>　　end if; </b></p><p>　　if k1="0011" then</p><p><b>　　en0<='1';</b></p>

57、<p><b>　　end if;</b></p><p>　　if k2="0010" and k1="0000" and single='1' then</p><p><b>　　en1<='1';</b></p><p><

58、;b>　　end if;</b></p><p><b>　　else</b></p><p><b>　　k1<=k1;</b></p><p><b>　　k2<=k2;</b></p><p><b>　　end if;</b

59、></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　U4:process(start,f) --計費的進程</p><p><b>　　begin</b></p><p>　　if

60、start='0' then </p><p>　　p1<="0000";</p><p>　　p2<="0000";</p><p>　　p3<="0000";</p><p>　　p4<="0000";</p>

61、;<p>　　elsif start='1' and start_r='0' then --3公里的計費</p><p>　　p1<="0000";</p><p>　　p2<="1000";</p><p>　　p3<="0000";&

62、lt;/p><p>　　p4<="0000";</p><p>　　elsif(f'event and f='1')then --3到20 公里的計費</p><p>　　if en1='0' then</p><p>　　if p2="1001" t

63、hen</p><p>　　p2<="0000";</p><p>　　if p3="1001" then</p><p>　　p3<="0000";</p><p>　　if p4="1001" then</p><p>　　

64、p4<="0000";</p><p><b>　　else </b></p><p>　　p4<=p4+'1';</p><p><b>　　end if;</b></p><p><b>　　else </b></p&g

65、t;<p>　　p3<=p3+'1';</p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　p2<=p2+'1';</p><p><b>　　end if;<

66、;/b></p><p><b>　　else</b></p><p>　　if(p1="0101" and p2="1000") or p2="1001" then --超過20公里的計費</p><p>　　if(p2="1001" and p1=&q

67、uot;0101")then</p><p>　　p1<="0000";</p><p>　　p2<="0001";</p><p>　　elsif(p2="1001" and p1="0000") then</p><p>　　p1<

68、="0101";</p><p>　　p2<="0000";</p><p>　　elsif(p2="1000" and p1="0101")then</p><p>　　p1<="0000";</p><p>　　p2<=&

69、quot;0000";</p><p><b>　　end if;</b></p><p>　　if p3="1001" then</p><p>　　p3<="0000";</p><p>　　if p4="1001" then</p&g

70、t;<p>　　p4<="0000";</p><p><b>　　else </b></p><p>　　p4<=p4+'1';</p><p><b>　　end if;</b></p><p><b>　　else<

71、/b></p><p>　　p3<=p3+'1';</p><p><b>　　end if;</b></p><p>　　elsif p1="0000" then</p><p>　　p1<="0101";</p><p>

72、;　　p2<=p2+'1';</p><p><b>　　else</b></p><p>　　p1<="0000";</p><p>　　p2<=p2+"0010";</p><p><b>　　end if; </b>&l