基于fpga的fsk數(shù)字調(diào)制畢業(yè)設(shè)計（外文翻譯）

1、<p><b>　　摘 要</b></p><p>　　在通信領(lǐng)域尤其是無線通信方面，隨著技術(shù)不斷更新和新標(biāo)準(zhǔn)的發(fā)布，設(shè)計者需要一個高速通用硬件平臺來實現(xiàn)并驗證自己的通信系統(tǒng)和相關(guān)算法。FPGA(現(xiàn)場可編程門陣列)作為一種大規(guī)?？删幊踢壿嬈骷?，體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用范圍寬，并且設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進并可實時在線檢驗，廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和

2、產(chǎn)品生產(chǎn)。</p><p>　　與傳統(tǒng)的DSP(數(shù)字信號處理器)或GPP(通用處理器)相比，F(xiàn)PGA在某些信號處理任務(wù)中表現(xiàn)出非常強的性能，具有高吞吐率、架構(gòu)和算法靈活、并行計算、分配存儲以及動態(tài)配置等優(yōu)勢，因此非常適合用于設(shè)計驗證高速通信系統(tǒng)的基帶處理部分。</p><p>　　基于FPGA的通信系統(tǒng)基帶設(shè)計驗證平臺采用大容量、高性能的FPGA器件，為通信系統(tǒng)的基帶設(shè)計提供了一個有效的硬

3、件實現(xiàn)平臺。基于FPGA的實現(xiàn)和驗證與計算機仿真相結(jié)合，將大大加速通信系統(tǒng)基帶部分的快速原型設(shè)計，極大地方便了對實時性和運算量有較高要求的各類算法的驗證。</p><p>　　本論文主要是基于FPGA，通過數(shù)字調(diào)制（FSK）調(diào)制，再由曼徹斯特編碼加密，最后再在QuartusII上仿真，目的是將一組信號數(shù)據(jù)發(fā)送出去。</p><p>　　關(guān)鍵詞：FPGA ，F(xiàn)SK，曼徹斯特編碼，Quartu

4、sII</p><p><b>　　Abstract</b></p><p>　　In communications, especially the wireless communication technology, along with the unceasing renewal and the new standard, designers need a hig

5、h-speed general hardware platform to realize and verify their communication system and related algorithm. The FPGA (field programmable gates array) as a large-scale programmable logic devices, the system structure and lo

6、gic unit, flexible, integration, and wide application scope of short development cycle, design and manufacture of low cost, development </p><p>　　And the tradition of DSP (digital signal processor) or GPP (g

7、m), FPGA processor in some signal processing tasks shows very strong performance, high throughput, architecture and algorithm, parallel computing and storage and distribution of the dynamic configuration advantages, ther

8、efore is very suitable for high-speed communication system design verification processing parts. Baseband</p><p>　　The communications system based on FPGA baseband design verification platform using the larg

9、e capacity and high performance FPGA device for communication system, the baseband design provides an effective realization of hardware platform. Based on FPGA and validation and computer simulation combining communicati

10、on system will be greatly accelerated, rapid prototyping design part baseband, great place for real-time computation and show the algorithm has higher requirement of the validation.</p><p>　　This paper is ma

11、inly based on FPGA digital modulation (by) modulation, again by FSK code encrypted, finally to Manchester in the simulation, the purpose is QuartusII will send out a signal data.</p><p>　　Key words：FPGA ，F(xiàn)SK

12、，Manchester coding，QuartusII</p><p><b>　　目 錄</b></p><p><b>　　摘 要I</b></p><p>　　AbstractII</p><p><b>　　1 緒 論0</b></p>&

13、lt;p>　　1.1 課題背景0</p><p>　　1.2 研究現(xiàn)狀0</p><p>　　1.3 課題研究的目的和意義0</p><p>　　2 FPGA簡介2</p><p>　　2.1 FPGA概述2</p><p>　　2.2 FPGA的作用2</p><p&g

14、t;　　2.3 FPGA基本結(jié)構(gòu)4</p><p>　　2.4 FPGA系統(tǒng)設(shè)計流程6</p><p>　　2.5 FPGA開發(fā)編程原理7</p><p>　　3 數(shù)字調(diào)制系統(tǒng)8</p><p>　　3.1 數(shù)字調(diào)制技術(shù)8</p><p>　　3.2 數(shù)字調(diào)制的分類及特點8</p>

15、<p>　　3.3 FSK的調(diào)制方式及原理9</p><p>　　3.4 FSK的優(yōu)點12</p><p>　　4 系統(tǒng)硬件與軟件設(shè)計13</p><p>　　4.1 VHDL硬件描述語言13</p><p>　　4.2 QuartusⅡ簡介13</p><p>　　4.3 曼徹斯特編碼及

16、原理16</p><p>　　4.4 軟件功能模塊18</p><p>　　5 總結(jié)與展望23</p><p>　　5.1 總結(jié)23</p><p>　　5.2 展望23</p><p><b>　　參考文獻26</b></p><p><b>

17、　　英文文獻27</b></p><p><b>　　中文翻譯33</b></p><p><b>　　設(shè)計總圖38</b></p><p><b>　　1 緒 論</b></p><p><b>　　1.1 課題背景</b><

18、;/p><p>　　從1837年莫爾斯發(fā)明電報算起，一個世紀(jì)以來，通信的發(fā)展大致經(jīng)歷了三大階段：以1837年發(fā)明電報（莫爾斯電碼）為標(biāo)志的通信初級階段；以1948年香農(nóng)提出的信息論開始的近代通信階段；以20世紀(jì)70年代出現(xiàn)的光纖通信為代表的和以綜合業(yè)務(wù)數(shù)字網(wǎng)迅速崛起為標(biāo)志的現(xiàn)代通信階段。光纖通信技術(shù)、衛(wèi)星通信技術(shù)和移動通信技術(shù)成為現(xiàn)代通信技術(shù)的三大主要發(fā)展方向。</p><p>　　專用集成電

19、路（ASIC）即特定的電子電路和系統(tǒng)（包括模擬、數(shù)字與數(shù)?；旌想娐罚┑脑O(shè)計與制造，在發(fā)達國家已經(jīng)完成了由傳統(tǒng)模式向現(xiàn)代化設(shè)計模式的轉(zhuǎn)變，即完成了向電子線路與系統(tǒng)功能設(shè)計的轉(zhuǎn)變。通過軟件開發(fā)工具完成硬件電路的設(shè)計，近年來在國內(nèi)也已經(jīng)逐漸開展起來，并引進了一些國外的先進設(shè)計技術(shù)在各種新型電子設(shè)備和采用電子線路的設(shè)備中廣泛使用。其中，由于“現(xiàn)場可編程門陣列”（FPGA）設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到更為廣泛的使用。復(fù)雜可編程

20、邏輯器件（CPLD）/現(xiàn)場可編程門陣列（FPGA）器件集成度高、體積小，具有通過用戶編程實現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計者利用基于計算機的開發(fā)平臺，經(jīng)過設(shè)計輸入、仿真、測試和校驗，知道達到預(yù)期的結(jié)果。使用CPLD/FPGA器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是，采用CPLD/FPGA器件可以將原來的電路板級產(chǎn)品即成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設(shè)計進行在線修改。它成為研制開發(fā)的理想

21、器件之一，特別適合與產(chǎn)品的樣機開發(fā)和小批量生產(chǎn)，因此有時人們也把FPGA稱為可編程的ASIC。</p><p><b>　　1.2 研究現(xiàn)狀</b></p><p>　　1985年， Xilinx 公司推出的全球第一款 FPGA 產(chǎn)品XC2064怎么看都像是一只“丑小鴨”——采用2μm工藝，包含64個邏輯模塊和85000個晶體管，門數(shù)量不超過1000個。22年后的2

22、007年， FPGA 業(yè)界雙雄Xilinx和Altera公司紛紛推出了采用最新65nm工藝的 FPGA 產(chǎn)品，其門數(shù)量已經(jīng)達到千萬級，晶體管個數(shù)更是超過10億個。一路走來， FPGA 在不斷地緊跟并推動著半導(dǎo)體工藝的進步——2001年采用150nm工藝、2002年采用130nm工藝，2003年采用90nm工藝，2006年采用65nm工藝。</p><p>　　FPGA 對半導(dǎo)體產(chǎn)業(yè)最大的貢獻莫過于創(chuàng)立了無生產(chǎn)線(

23、Fabless)模式。如今采用這種模式司空見慣，但是在20多年前，制造廠被認(rèn)為是半導(dǎo)體芯片企業(yè)必須認(rèn)真考慮的主要競爭優(yōu)勢。然而，基于過去和關(guān)系和直接、清晰的業(yè)務(wù)模式， Xilinx 創(chuàng)始人之一BernieVonderschmitt成功地使日本精工公司(Seiko)確信利用該公司的制造設(shè)施來生產(chǎn)Xilinx公司設(shè)計的芯片對雙方都是有利的，于是，無生產(chǎn)線模式誕生了。</p><p>　　未來，相信 FPGA 還將在更

24、多方面改變半導(dǎo)體產(chǎn)業(yè)！</p><p>　　1.3 課題研究的目的和意義</p><p>　　通過對FPGA的研究和學(xué)習(xí)，我對它有了一定的了解。FPGA即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物，它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的。它主要解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈活，同一

25、片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進一步降低，F(xiàn)PGA還將進入更多的應(yīng)用領(lǐng)域。</p><p><b>　　2 FPGA簡介</b></p><p>　　2.1 FPGA概述</p><p>　　FPGA是現(xiàn)場可編程門陣列

26、（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖

27、輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真可以事先驗證設(shè)計的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設(shè)計而不必改動硬件電路。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步。</p><p>　　2.2

28、 FPGA的作用</p><p>　　現(xiàn)場可變成門陣列（Field-programmable gate array, FPGA）填補了數(shù)字系統(tǒng)設(shè)計的空白，是對微處理器的補充。盡管微處理器能用于許多場合，但是它們依靠軟件才能實現(xiàn)其功能，因此比起定制芯片，它們一般運行速度比較慢而且功耗大。同樣地，F(xiàn)PGA也不是定制芯片，因此，它們無法像那些為某一應(yīng)用而設(shè)計的定制芯片那么擅長完成特定功能。FPGA一般也比定制邏輯芯片的

29、運行速度慢而且功耗大，同時相對較貴；所以人們認(rèn)為定制芯片更便宜。然而，由于它們是標(biāo)準(zhǔn)器件，因而能夠彌補定制芯片的一些不足。從完成設(shè)計到取得一個可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA并立即進行測試。</p><p>　　FPGA是一種出色的制作樣機工具。當(dāng)在最終設(shè)計中用到FPGA時，可以更簡單、更容易地完成從樣機到產(chǎn)品的飛躍。同種類型的FPGA可以用于不同類型的設(shè)計中，以降低庫存費用。</p>

30、<p>　　它們大多數(shù)時候用作膠合邏輯（glue logic）——即將將系統(tǒng)的主要元件連接在一起的邏輯。通常用于樣機設(shè)計，因為它們是可編程的，并且可以在幾分鐘內(nèi)嵌入電路板中。但是通常不用它們來做最后的產(chǎn)品?？删幊踢壿嬈骷谑褂盟南到y(tǒng)中通常并不是主要器件。隨著數(shù)字系統(tǒng)越來越復(fù)雜，更高密度的可編程邏輯需求越來越多，PLD器件的兩級邏輯結(jié)構(gòu)的局限性也越來越明顯。</p><p>　　兩級邏輯結(jié)構(gòu)對相對較

31、小的邏輯功能是非常有用的，但隨著集成度的提高，兩級邏輯結(jié)構(gòu)的效率降低。FPGA通過使用任意深度的多級結(jié)構(gòu)提供可編程邏輯，使用可編程的邏輯單元和可編程的互聯(lián)結(jié)構(gòu)來建立多級邏輯功能。</p><p>　　一般認(rèn)為是Ross Freeman研制了FPGA。他的FPGA包括可編程邏輯器件和一個可編程的互聯(lián)結(jié)構(gòu)，通過SRAM而不是反熔絲方式編程。這樣可以按照標(biāo)準(zhǔn)VLSI加工流程生產(chǎn)FPGA，節(jié)省資金并提供更多的加工選擇。同

32、時也能對電路中的FPGA進行重新編程；在FLASH閃存沒有廣泛使用前，這是一個特別吸引人的特征。</p><p>　　Xilinx和Altera公司早期都銷售基于SRAM的FPGA。Actel公司則研制了另一種反熔絲結(jié)構(gòu)的FPGA。這中結(jié)構(gòu)無法現(xiàn)場重編程，在無需重新配置的情況下這是一種優(yōu)點。Actel公司的FPGA在連線通路上使用多取向的邏輯結(jié)構(gòu)組織。</p><p>　　多年以來，F(xiàn)PG

33、A主要是膠合邏輯和樣機設(shè)計的工具。今天，它們被用于各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備的組成部分；家庭個人視頻錄像機（PVR）的視頻加速器。FPGA已經(jīng)成為數(shù)字系統(tǒng)實現(xiàn)的主流器件。</p><p>　　2.2.1 FPGA的類型</p><p>　　迄今為止，我們一直沒有對FPGA進行定義。一個好的定義一方面可以區(qū)分FPGA和較小的可編程器件（如PLD），另一方面又可以區(qū)分FPGA和定制芯片

34、。以下定義了FPGA的一些特征：第一，它們是標(biāo)準(zhǔn)器件。它們不是為了某一個特定功能設(shè)定的，使用者可以用它們進行特定目的的編程。第二，它們實現(xiàn)多級邏輯。FPGA內(nèi)部的邏輯模塊可以連接成任意深度的網(wǎng)絡(luò)。而PLD只使用兩級的與非/或非函數(shù)來實現(xiàn)所有的邏輯。</p><p>　　由于FPGA實現(xiàn)多級邏輯，因此，它同時需要可編程邏輯模塊和可編程互連結(jié)構(gòu)。PLD使用固定的連線，只改變加在連線上的邏輯函數(shù)。相反，F(xiàn)PGA需要對邏

35、輯模塊進行編程并將它們連接到一起，以實現(xiàn)邏輯功能。邏輯和互聯(lián)的結(jié)合被稱為層構(gòu)（fabric），因為它擁有規(guī)則的結(jié)構(gòu)，可以先通過設(shè)計工具進行高效優(yōu)化，再把指定的邏輯映射到FPGA中。</p><p>　　FPGA的一個重要特征是它可被編程。FPGA編程與微處理器編程有很大的區(qū)別。微處理器是一個可存儲程序的計算機。計算機系統(tǒng)包含CPU和存儲指令、數(shù)據(jù)的獨立存儲器。FPGA編程交織在FPGA的邏輯結(jié)構(gòu)中。FPGA不取指

36、令——FPGA的編程過程直接實現(xiàn)了邏輯功能和互聯(lián)。</p><p>　　在FPGA編程中采用了大量技術(shù)。一些FPGA是一次性編程；另一些則是可再編程?？稍倬幊痰腇PGA器件也被稱為可重配置（reconfigurable）器件?？芍嘏渲玫腇PGA在樣機制作中很受歡迎，因為它們在每次編程后還能再用?？膳渲玫南到y(tǒng)在系統(tǒng)運行期間可以不停地編程。這樣允許一塊硬件實現(xiàn)幾個不同的功能。當(dāng)然，這些不同的功能無法同時實現(xiàn)，但當(dāng)系統(tǒng)

37、運行在不同的模式中時，可重配置能力是十分有用的。比如，徑向計算機的顯示操作有水平和垂直模式。當(dāng)用戶旋轉(zhuǎn)顯示，水銀開關(guān)使完成顯示功能的FPGA重新編程以顯示新的模式。</p><p>　　一般，F(xiàn)PGA使用細粒度結(jié)構(gòu)邏輯。在傳統(tǒng)FPGA中用組合邏輯器件實現(xiàn)少數(shù)邏輯門電路和寄存器的功能。隨著芯片的變大，出現(xiàn)了粗粒度結(jié)構(gòu)的FPGA。這些芯片內(nèi)的單獨邏輯器件可以實現(xiàn)一個多位的ALU和寄存器。對某些類型的函數(shù)，粗粒度結(jié)構(gòu)的

38、FPGA能更有效地利用芯片的面積。</p><p>　　更新類型的FPGA包含F(xiàn)PGA層構(gòu)以外的東西。平臺FPGA包括幾種不同類型的結(jié)構(gòu)，所有大型系統(tǒng)的每個部分都可以用最適合的結(jié)構(gòu)來高效的實現(xiàn)。典型的平臺FPGA包含一個CPU，所以某些功能可以用軟件方式運行。它還包括專用總線邏輯，這樣，系統(tǒng)內(nèi)可輕易地包含像PCI之類的總線接口。</p><p>　　2.2.2 FPGA平臺</p&

39、gt;<p>　　FPGA平臺是一種相對新的芯片，它集中了幾種不同類型的可編程元器件。FPGA平臺擁有建立一個完整系統(tǒng)所必須的所有元器件，而且可以附加一些芯片。當(dāng)然，實際上，一個系統(tǒng)的建構(gòu)依賴于個人的一些觀點。由于每個人觀點不同，最后的結(jié)果也就會有一些不同之處。FPGA平臺包括FPGA層構(gòu)，還包括CPU、嵌入式存儲器、存儲器接口、高速串行接口和總線接口。</p><p>　　FPGA平臺的最大優(yōu)勢在

40、于高級集成。將很多功能放在一個芯片中，有如下優(yōu)點：</p><p><b>　　*物理尺寸更小。</b></p><p><b>　　*功耗更低。</b></p><p><b>　　*可靠性更高。</b></p><p>　　在實現(xiàn)復(fù)雜的功能時，將若干個功能集成在一起也很重要

41、。有些子系統(tǒng)和子系統(tǒng)之間的內(nèi)部連接需要更多的連接，與芯片和芯片的連接相比，這些連接更復(fù)雜。但是可以把它們集成在芯片上，將芯片與芯片之間的連接轉(zhuǎn)換到芯片中也有利于運行速度的提高。</p><p>　　與單獨的FPGA層構(gòu)相比，F(xiàn)PGA平臺的另外一些優(yōu)點是可以更有效地完成許多系統(tǒng)級的功能。FPGA平臺將這些歸到子系統(tǒng)級別。通過增加指定的邏輯，F(xiàn)PGA平臺可以把一個復(fù)雜系統(tǒng)所需要的全部邏輯都壓縮到一個單獨的芯片中。&l

42、t;/p><p>　　也可以把指定的高速I/O看作一個集成的可編程的FPGA的I/O引腳。高速串行協(xié)議被廣泛應(yīng)用在硬盤和網(wǎng)絡(luò)中。這些協(xié)議的不同標(biāo)準(zhǔn)的原理都是相似的，只在細節(jié)處不同?？删幊蘄/O子系統(tǒng)允許系統(tǒng)設(shè)計者通過基本電路的集合來選擇要實現(xiàn)的I/O特性。</p><p>　　2.3 FPGA基本結(jié)構(gòu)</p><p>　　FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏

43、輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。</p><p>　　FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB--Configurable Logic Block）、輸入/輸出模塊（IOB--I/O Block）和互連資源（IR—Interconnect Resource）。可編程邏輯模塊CLB是實現(xiàn)邏輯功能的

44、基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。</p><p>　　1.CLB是FPGA的主要組成部分。圖2-1是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)

45、選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。G有4個輸入變量G1、G2、G3和G4；F也有4個輸入變量F1、F2、F3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多

46、達9變量的邏輯函數(shù)。</p><p>　　CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結(jié)構(gòu)。</p><p>　　CLB中的邏輯函數(shù)發(fā)生器F和G均為查

47、找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。</p><p>　　2.輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。</p><

48、;p>　　每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。</p><p>　　圖2-1 CLB基本

49、結(jié)構(gòu)</p><p>　　當(dāng)IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。</p><p>　　IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。</p><p&

50、gt;　　3.可編程互連資源IR?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。</p><p>　　2.4 FPGA系統(tǒng)設(shè)計流程</p><p>　　一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義

51、好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖2-2所示。</p><p>　　圖2-2 CPLD/FPGA系統(tǒng)設(shè)

52、計流程</p><p><b>　　流程說明：</b></p><p>　　1.工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。</p><p>　　2.輸入VHDL代碼，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。</p><p>　　3.將以上的設(shè)

53、計輸入編譯成標(biāo)準(zhǔn)的VHDL文件。</p><p>　　4.進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。</p><p>　　5.利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)

54、化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。</p><p>　　6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。</p><p>　　7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。&

55、lt;/p><p>　　8.在適配完成后，產(chǎn)生多項設(shè)計結(jié)果：（a）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。</p&

56、gt;<p>　　最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。</p><p>　　2.5 FPGA開發(fā)編程原理</p><p>　　硬件設(shè)計需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計PCB并最終形成樣機。</p><p>　　CPLD/FPGA軟件設(shè)計可分為

57、兩大塊：編程語言和編程工具。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。具體的設(shè)計輸入方式有以下幾種：</p><p>　　1.HDL語言方式。HDL既可以描述底層設(shè)計

58、，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。</p><p>　　2.圖形方式。可以分為電路原理圖描述，狀態(tài)機描述和波形描述3種形式。軟件3種輸入方法都支持，如Active-HDL。MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。

59、大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設(shè)計基于狀態(tài)機思想的時序電路。圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。狀態(tài)機到HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達到的工作速

60、度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達到的工作速度和芯片利用率也是主要取決于綜合軟件。 </p><p><b>　　3 數(shù)字調(diào)制系統(tǒng)</b></p><p>　　3.1 數(shù)字調(diào)制技術(shù)</p><p>　　基帶信號是原始的電信號，一般是指基本的信號波形

61、，在數(shù)字通信中則指相應(yīng)的電脈沖。在無線遙測遙控系統(tǒng)和無線電技術(shù)中調(diào)制就是用基帶信號控制高頻載波的參數(shù)（振幅、頻率和相位），使這些參數(shù)隨基帶信號變化。用來控制高頻載波參數(shù)的基帶信號稱為調(diào)制信號。未調(diào)制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。被調(diào)制信號調(diào)制過的高頻電振蕩稱為已調(diào)波或已調(diào)信號。已調(diào)信號通過信道傳送到接收端，在接收端經(jīng)解調(diào)后恢復(fù)成原始基帶信號。解調(diào)是調(diào)制的反變換，是從已調(diào)波中提取調(diào)制信號的過程

62、。在無線電通信中常采用雙重調(diào)制。第一步用數(shù)字信號或模擬信號去調(diào)制第一個載波(稱為副載波）。或在多路通信中用調(diào)制技術(shù)實現(xiàn)多路復(fù)用（頻分多路復(fù)用和時分多路復(fù)用）。第二步用已調(diào)副載波或多路復(fù)用信號再調(diào)制一個公共載波，以便進行無線電傳輸。第二步調(diào)制稱為二次調(diào)制。用基帶信號調(diào)制高頻載波，在無線電傳輸中可以減小天線尺寸，并便于遠距離傳輸。應(yīng)用調(diào)制技術(shù)，還能提高信號的抗干擾能力。</p><p>　　3.2 數(shù)字調(diào)制的分類及

63、特點</p><p>　　數(shù)字調(diào)制是指用數(shù)字?jǐn)?shù)據(jù)調(diào)制模擬信號，主要有三種形式：移幅鍵控法ASK、移頻鍵控法FSK、移相鍵控法PSK。</p><p>　　幅度鍵控（ASK）：即按載波的幅度受到數(shù)字?jǐn)?shù)據(jù)的調(diào)制而取不同的值，例如對應(yīng)二進制0，載波振幅為0；對應(yīng)二進制1，載波振幅為1。調(diào)幅技術(shù)實現(xiàn)起來簡單，但容易受增益變化的影響，是一種低效的調(diào)制技術(shù)。在電話線路上，通常只能達到1200bps的速

64、率。</p><p>　　頻移鍵控（FSK）：即按數(shù)字?jǐn)?shù)據(jù)的值（0或1）調(diào)制載波的頻率。例如對應(yīng)二進制0的載波頻率為F1，而對應(yīng)二進制1的載波頻率為F2。該技術(shù)抗干擾性能好，但占用帶寬較大。在電話線路上，使用FSK可以實現(xiàn)全雙工操作，通?？蛇_到1200bps的速率。</p><p>　　相移鍵控（PSK）：即按數(shù)字?jǐn)?shù)據(jù)的值調(diào)制載波相位。例如用180相移表示1，用0相移表示0。這種調(diào)制技術(shù)抗

65、干擾性能最好，且相位的變化也可以作為定時信息來同步發(fā)送機和接收機的時鐘，并對傳輸速率起到加倍的作用。</p><p>　　圖3-1 數(shù)字調(diào)制的三種基本形式</p><p>　　3.3 FSK的調(diào)制方式及原理</p><p>　　移頻鍵控（FSK）又稱數(shù)字調(diào)頻，它是載波頻率隨數(shù)字信號而變化的一種調(diào)制方式。利用基帶數(shù)字信號離散取值特點去鍵控載波頻率以傳遞信息的一種數(shù)字

66、調(diào)制技術(shù)。除具有兩個符號的二進制頻移鍵控之外，尚有代表多個符號的多進制頻移鍵控，簡稱多頻調(diào)制。一種用多個載波頻率承載數(shù)字信息的調(diào)制類型。最常見的是用兩個頻率承載二進制1和0的雙頻FSK系統(tǒng)。</p><p>　　頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息的。在2FSK中，載波的頻率隨二進制基帶信號在f1和f2兩個頻率點間變化。故其表達式為</p><p>　　Acos(w1t+φn)

67、 發(fā)送“1”時</p><p>　　Acos(w2t+θn) 發(fā)送“0”時</p><p>　　典型的波形如圖3-1所示。由圖可見，2FSK信號的波形（a）可以分解為波形（b）和波形（c）,也就是說，一個2FSK信號可以看成是兩個不同載頻的2ASK信號的疊加。因此，2FSK信號的時域表達式又可寫成</p><p>　　e2FSK(t)=[g(t-nT)]c

68、os(w1t+θn)+[ān g(t-nT)]cos(w2t+θn)</p><p>　　式中：g(t)為單個矩形脈沖，脈寬為Ts；</p><p>　　1 概率為P</p><p><b>　　an=</b></p><p>　　0 概率為1-P</p><p>　　ān是an的

69、反碼，若an=1，則ān =0；若an=0，則ān =1，于是</p><p>　　1 概率為1-P</p><p><b>　　ān=</b></p><p>　　0 概率為P</p><p>　　φn和θn分別是第n個信號碼元（1或0）的初始相位。在移頻鍵控中，φn和θn不攜帶信息，通?？闪瞀課和θn

70、為零。因此，2FSK信號的表達式可簡化為</p><p>　　e2FSK(t)=s1(t)cosw1t+ s2(t)cosw2t</p><p><b>　　其中</b></p><p>　　S1(t)= g(t-nTs)</p><p>　　S 2(t)= ān g(t-nTs)</p><p>

71、;　　圖3-2 波形演示</p><p>　　2FSK信號的產(chǎn)生方法主要有兩種。一種可以采用模擬調(diào)頻電路來實現(xiàn)；另一種可以采用鍵控法來實現(xiàn)，即在二進制基帶矩形脈沖序列的控制下通過開工典禮對兩個不同的獨立頻率源進行選通，使其在每一個碼元Ts期間輸出f1或f2兩個載波之一，如圖3-3所示。這兩種方法產(chǎn)生2FSK信號的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的2FSK信號，是

72、由電子開關(guān)在兩個獨立的頻率源之轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。</p><p><b>　　圖3-3 流程圖</b></p><p>　　2FSK信號的常用調(diào)制方法是采用如圖3-4所示的非相干調(diào)制和相干調(diào)制。其調(diào)解原理是將2FSK信號分解為上下兩路2FSK信號分別進行調(diào)解，然后進行判決。這里的抽樣判決是直接比較兩路信號抽樣值的大小，可以不專門設(shè)置門限。判決

73、規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時若規(guī)定“1”符號對應(yīng)載波頻率f1，則接收時上支路的樣值較大，應(yīng)判為“1”，反之則判為“0”。</p><p>　　圖3-4 非相干調(diào)制</p><p>　　圖3-5 相干調(diào)制</p><p>　　除此之外，2FSK信號還有其他調(diào)制方法，比如鑒頻法、差分檢測法、過零檢測法等。過零檢測的原理基于2FSK信號的過零點數(shù)隨不同的頻率而異，通

74、過檢測過零點數(shù)目的多少，從而區(qū)分兩個不同頻率的信號碼元。2FSK信號經(jīng)限幅、微分、整流后形成與頻率變化相對應(yīng)的尖脈沖序列，這些尖脈沖的密集程度反映了信號的頻率高低，尖脈沖的個數(shù)就是信號過零點數(shù)。把這些尖脈沖變換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號頻率的高低成正比。然后經(jīng)低通濾波器取出此直通分量，這樣就完成了頻率一幅度變換，從而根據(jù)直流分量幅度上的區(qū)別還原出數(shù)字信號“1”和“0”。2FSK在數(shù)字通信中應(yīng)用較為廣泛。國

75、際電信聯(lián)盟（ITU）建議在數(shù)據(jù)率低于1200b/s時采用2FSK體制。</p><p>　　2FSK在數(shù)字通信中應(yīng)用較為廣泛。國際電信聯(lián)盟（ITU）建議在數(shù)據(jù)率低于1200b/s時采用2FSK體制。于衰落信道/隨參信道（如短波無線電信道）的場合，這些信道會引起信號的相位和振幅隨機抖動和起伏。</p><p>　　3.4 FSK的優(yōu)點</p><p>　　移頻控制，

76、或稱數(shù)字頻率調(diào)制，是數(shù)字通信中使用較早的一種調(diào)制方式。數(shù)字頻率調(diào)制的基本原理是利用載波的頻率變化來傳遞數(shù)字信息。在數(shù)字通信系統(tǒng)中，這種頻率的變化不是連續(xù)而是離散的。</p><p>　　FSK 廣泛應(yīng)用于低速數(shù)據(jù)傳輸設(shè)備中，根據(jù)國際電聯(lián)(ITU－T)的建議，傳輸速率為1200波特以下的設(shè)備一般采用FSK 方式傳輸數(shù)據(jù)。</p><p>　　FSK 具有：調(diào)制方法簡單易于實現(xiàn)、解調(diào)不需要恢復(fù)

77、本地載波、可以異步傳輸、抗噪聲和衰落性能較強等特點。由于這些原因，F(xiàn)SK 是在模擬電話網(wǎng)上用來傳輸數(shù)據(jù)的低速、低成本異步調(diào)制解調(diào)器的一種主要調(diào)制方式。</p><p>　　4 系統(tǒng)硬件與軟件設(shè)計</p><p>　　4.1 VHDL硬件描述語言</p><p><b>　　1.VHDL概述</b></p><p>　　

78、VHDL(Very High Speed Integrated Circuit Hardware Description Language)即超高速集成電路硬件描述語言。VHDL由美國國防部制定。美國國防部電子系統(tǒng)項目有著眾多的承包商，他們各自建立和使用自己的電路硬件描述語言，這就使得各公司之間的設(shè)計不能被重復(fù)利用，造成了信息交換和維護方面的困難。為解決此問題，20世紀(jì)80年代初美國國防部制定了VHDL，以作為各承包商之間提交復(fù)雜電路設(shè)

79、計文檔的一種標(biāo)準(zhǔn)方案。1987年12月，VHDL被正式接受為國際標(biāo)準(zhǔn)，編號為IEEE Std1076-1987,即VHDL-87。1993年被更新為IEEE Std1164-1993，即VHDL-93。目前VHDL已被廣泛應(yīng)用。</p><p><b>　　2.VHDL的特點</b></p><p>　　VHDL是大多數(shù)EDA工具都采用的硬件描述語言。其主要優(yōu)點有：&

80、lt;/p><p>　　功能強大，描述力強?？捎糜陂T級、電路級甚至系統(tǒng)級的描述、仿真和設(shè)計。</p><p>　　可移植性好。對于設(shè)計和仿真工具采用相同的描述，對于不同的平臺也采用相同的描述。</p><p>　　研制周期短，成本低。這主要是由于VHDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的利用，因此加快了設(shè)計流程。</p><p>　　可以延長設(shè)計

81、的生命周期。因為VHDL的硬件描述與工藝技術(shù)無關(guān)，不會因工藝變化而使描述過時。</p><p>　　具有向ASIC移植的能力。VHDL易于實現(xiàn)向ASIC的設(shè)計轉(zhuǎn)變。</p><p>　　3.VHDL的程序結(jié)構(gòu)</p><p>　　VHDL程序設(shè)計采用自頂向下的模塊化設(shè)計方法。一個完整的VHDL程序包括實（Entity）、結(jié)構(gòu)體（Architecture）、配置(Co

82、nfiguration)、程序包（Package）和庫（Library）五個部分。</p><p>　　其中，實體和結(jié)構(gòu)體是VHDL設(shè)計文件的兩個基本組成部分。實體部分描述設(shè)計系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的內(nèi)部電路。配置用于從庫中選取所需元件安裝到設(shè)計單元的實體中；程序包存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)、子程序等；庫用于存放已編譯的實體、結(jié)構(gòu)體、包集合和配置。</p><p&g

83、t;　　4.2 QuartusⅡ簡介</p><p>　　QuartusII是Altera公司在21世紀(jì)初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUSII的更新?lián)Q代產(chǎn)品。QuartusII提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，其界面友好，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。</p><p>　　QuartusII提供了完整的多

84、平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要。QuartusII是單片可編程系統(tǒng)設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具；QuartusII與Matlab和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。QuartusII可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調(diào)用這些工具。QuartusII具備仿真功能，同時也支持第三方的仿真工具，如ModelS

85、im。</p><p>　　QuartusII包括模塊化的編譯器。編譯器所包含的功能模塊有分析/綜合器(Analysis&Synthesis)、適配器(Fitter)、裝配器(Assembler)、定時分析器(TimingAnalyzer)、設(shè)計輔助模塊(Design Assistant)、EDA網(wǎng)表文件生成器(EDA Netlist Writer)和編譯數(shù)據(jù)接口(Compiler Database In

86、erface)等。QuartusII在對設(shè)計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。</p><p>　　QuartusII還包含許多十分有用的參數(shù)化的模塊庫（LPM, Library of Parameterized Modules），它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計，在設(shè)計中合理的調(diào)用LPM可以提高效率，改善性能。

87、有些LPM宏功能模塊的使用必須依賴于一些Altera特定器件的硬件功能，如各類存儲器模塊、DSP模塊、LVDS驅(qū)動器模塊、PLL及SERDES和DDIO模塊等。</p><p>　　QuartusII軟件加強了網(wǎng)絡(luò)功能，它具有最新的Internet技術(shù)，設(shè)計人員可以直接通過Internet獲得Altera的技術(shù)支持。</p><p>　　Altera與業(yè)界處于領(lǐng)先地位的EDA工具廠商組成A

88、CCESS聯(lián)盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。QuartusII軟件與其他設(shè)計工具之間的聯(lián)系更加緊密，其他工具能夠直接調(diào)用QuartusII工具進行設(shè)計編輯，QuartusII也能調(diào)用其他工具進行綜合仿真。</p><p>　　Altera致力于提供電路設(shè)計人員都非常熟悉的邏輯開發(fā)環(huán)境。通過EDIF網(wǎng)表文件、SRAM目標(biāo)文件（.sof）、LPM、Verilog

89、HDL、VHKL及DesignWare）組件來共享信息，MAX+PLUSII和QuartusII軟件可與Cadence、Mentor Graphics、OrCAD、Synopsys、Synplicity、Exemplar Logic及Viewlogic等許多公司提供的多種EDA工具接口。</p><p>　　Altera的新一代開發(fā)軟件QuartusII支持器件種類眾多，如APEX20K、Cyclone、APEX

90、II、Excalibur、Mercury以及Stratix等新器件系列。</p><p>　　QuartusII支持多時鐘定時分析、LogicLock基于塊的設(shè)計、SOPC、內(nèi)嵌SignalTapII邏輯分析儀、功率估計器等高級工具。</p><p>　　QuartusII包含有MAX+PLUSII的GUI，且易于MAX+PLUSII的工程平穩(wěn)地過渡到QuartusII開發(fā)環(huán)境。</

91、p><p>　　QuartusII集成開發(fā)環(huán)境包括：系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯器件設(shè)計、綜合、布局布線、驗證和仿真等內(nèi)容。QuartusII軟件設(shè)計流程如下圖所示。</p><p>　　4-1 QuartusII軟件設(shè)計流程圖</p><p>　　設(shè)計輸入是將設(shè)計者所要設(shè)計的電路構(gòu)思以開發(fā)軟件要求的形式表達出來。QuartusII軟件支持模塊/原理圖輸入方式

92、、文本輸入方式、Core輸入方式和第三方EDA工具輸入方式：QuartusII軟件同時允許用戶在需要對器件編譯或編程進行必要條件約束的特定環(huán)境下，使用分配編輯器（Assignment Editor）設(shè)定初始設(shè)計的約束條件。</p><p>　　綜合是將VHDL語言、原理圖等設(shè)計輸入依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級電路或更底層的電路描述網(wǎng)表文件，供布局布線實現(xiàn)。</p&

93、gt;<p>　　布局布線也成為適配。利用適配器將邏輯綜合生成的網(wǎng)表文件映射到某一具體器件的過程。該過程包括：將設(shè)計工程的邏輯和時序要求與器件的可用資源相匹配；將每個邏輯功能分配給最好的邏輯單元位置，進行布局和時序分析；選擇相應(yīng)的互聯(lián)路徑和引腳分配。</p><p>　　QuartusII軟件提供了豐富的布局布線工具，其中很有特色的一種是增量布局布線工具。在設(shè)計過程中，設(shè)計者所做的更改如果僅僅影響少

94、數(shù)節(jié)點，則可利用該工具避免運行全編譯。因為QuartusII的增量布局布線工具將盡量保留以前編譯的布局布線結(jié)果，并以較快的速度完成新的編譯。</p><p>　　在布局布線過程中，設(shè)計者還會遇到整體設(shè)計工程更改管理的情況。該工程更改管理是指在完成全編譯之后，設(shè)計者使用芯片編輯器查看設(shè)計布局布線詳細信息，并確定要更改的資源，從而避免了過多地修改設(shè)計源文件或QuartusII設(shè)置。</p><p&

95、gt;　　布局布線完成后，生成可用于時序仿真的仿真文件和可用于編程的編程文件。</p><p>　　時序分析允許用戶分析設(shè)計中所有邏輯的時序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計中的時序分析要求。默認(rèn)情況下，時序分析作為全編譯的一部分運行，它觀察和報告時序信息。該時序信息包括最大時鐘頻率、時鐘建立時間、時鐘保持時間、時鐘至輸出延時、引腳至引腳延時以及其他時序特性。設(shè)計者可以使用時序分析生成的信息分析、調(diào)試和驗證設(shè)計的時

96、序性能。</p><p>　　仿真包括功能仿真和時序仿真。功能仿真又稱前仿真，是在不考慮器件延時的理想情況下仿真設(shè)計項目，以驗證其邏輯功能的正確性。時序仿真又稱后仿真，是在考慮具體適配器件的各種延時的情況下仿真設(shè)計項目，它是接近真實器件運行特性的仿真。</p><p>　　器件編程與配置指的是QuartusII編譯成功后，設(shè)計者使用器件編譯器將編輯文件下載到實際器件的過程。</p&g

97、t;<p>　　另外，QuartusII軟件允許用戶在設(shè)計流程的每個階段使用QuartusII圖形用戶界面、EDA工具界面或命令行界面。在整個設(shè)計流程中可以使用這些界面中的一個，也可以在不同的設(shè)計階段使用不同的界面。</p><p>　　在線校驗是對編輯后的CPLD器件加入實際的激勵信號進行測試，檢查是否可完成預(yù)定功能。</p><p>　　上述任何一步出錯，均需要回到設(shè)計輸

98、入階段，改正錯誤，重新按設(shè)計流程進行設(shè)計。</p><p>　　4.3 曼徹斯特編碼及原理</p><p>　　曼徹斯特編碼（Manchester Encoding），也叫做相位編碼(PE)，是一個同步時鐘編碼技術(shù)，被物理層使用來編碼一個同步位流的時鐘和數(shù)據(jù)。曼徹斯特編碼被用在以太網(wǎng)媒介系統(tǒng)中。曼徹斯特編碼提供一個簡單的方式給編碼簡單的二進制序列而沒有長的周期沒有轉(zhuǎn)換級別，因而防止時鐘同

99、步的丟失，或來自低頻率位移在貧乏補償?shù)哪M鏈接位錯誤。在這個技術(shù)下，實際上的二進制數(shù)據(jù)被傳輸通過這個電纜，不是作為一個序列的邏輯1或0來發(fā)送的（技術(shù)上叫做反向不歸零制(NRZ)）。相反地，這些位被轉(zhuǎn)換為一個稍微不同的格式，它通過使用直接的二進制編碼有很多的優(yōu)點。 </p><p>　　曼徹斯特編碼，常用于局域網(wǎng)傳輸。在曼徹斯特編碼中，每一位的中間有一跳變，位中間的跳變既作時鐘信號，又作數(shù)據(jù)信號；從低到高跳變表示&

100、quot;0"，從高到低跳變表示"1"。還有一種是差分曼徹斯特編碼，每位中間的跳變僅提供時鐘定時，而用每位開始時有無跳變表示"0"或"1"，有跳變?yōu)?quot;0"，無跳變?yōu)?quot;1"。</p><p>　　4-2 曼徹斯特編碼設(shè)計圖</p><p>　　library ieee;</p&

101、gt;<p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity man_code is </p><p><b&

102、gt;　　port(</b></p><p>　　clr: in std_logic; </p><p>　　clk: in std_logic;</p><p>　　data_in: in std_logic;</p><p>　　man_begin: in std_logic

103、;</p><p>　　data_out: out std_logic</p><p><b>　　)；</b></p><p>　　end entity man_code;</p><p>　　4.4 軟件功能模塊</p><p>　　4.4.1基本時鐘發(fā)生模塊</p>

104、<p>　　基本時鐘發(fā)生模塊用到的是所鎖相環(huán) (phase-locked loop) 簡稱pll模塊。</p><p>　　該模塊為無線電發(fā)射中使頻率較為穩(wěn)定的一種方法,主要有VCO(壓控振蕩器)和PLL IC ,壓控振蕩器給出一個信號,一部分作為輸出,另一部分通過分頻與PLL IC所產(chǎn)生的本振信號作相位比較,為了保持頻率不變,就要求相位差不發(fā)生改變,如果有相位差的變化,則PLL IC的電壓輸出端的電壓

105、發(fā)生變化,去控制VCO,直到相位差恢復(fù)!達到鎖頻的目的!!能使受控振蕩器的頻率和相位均與輸入信號保持確定關(guān)系的閉環(huán)電子電路。 </p><p>　　鎖相環(huán)由鑒相器、環(huán)路濾波器和壓控振蕩器組成。鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差 ，并輸出誤差電壓Ud 。Ud 中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。Uc作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率fo拉向

106、環(huán)路輸入信號頻率fi ，當(dāng)二者相等時，環(huán)路被鎖定 ，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個輸入信號間留有一定的相位差?！?</p><p>　　PLL：phase Locked Loop 相同步回路, 鎖相回路,用來統(tǒng)一整合時脈訊號,使內(nèi)存能正確的存取資料。 </p><p>　　PLL：Phase Locked Logic 相同步邏輯 </p>&l