基于vhdl的數(shù)字鐘設(shè)計(jì)[開(kāi)題報(bào)告]

1、<p>　　本科畢業(yè)設(shè)計(jì)(論文)開(kāi)題報(bào)告</p><p><b>　　電子信息工程</b></p><p>　　基于VHDL的數(shù)字鐘設(shè)計(jì)</p><p>　課題研究意義及現(xiàn)狀數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置,具有更長(zhǎng)的使用壽命,因此得到了廣泛的使用。數(shù)字鐘從原理

2、上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。數(shù)字鐘用LED顯示器代替指針顯示進(jìn)而顯示時(shí)間，減小了計(jì)時(shí)誤差，主要功能有時(shí)、分、秒時(shí)間的顯示、時(shí)和分的校對(duì)、整點(diǎn)報(bào)時(shí)等。目前數(shù)字鐘的設(shè)計(jì)方法主要有純數(shù)字芯片、單片機(jī)芯片、FPGA芯片等。純數(shù)字芯片設(shè)計(jì)的芯片數(shù)目比較大，外圍電路比較復(fù)雜，給設(shè)計(jì)和制作帶來(lái)很多不便，并且容易出現(xiàn)電路不穩(wěn)定、精度低、開(kāi)發(fā)周期長(zhǎng)等問(wèn)題。單片機(jī)芯片設(shè)計(jì)利用單片機(jī)的內(nèi)部定時(shí)器完成計(jì)時(shí)功能，雖然外圍電路比較簡(jiǎn)

3、單，但是修改和產(chǎn)品升級(jí)比較麻煩，因?yàn)閱纹瑱C(jī)的資源相對(duì)較少。FPGA芯片設(shè)計(jì)的外圍電路比較簡(jiǎn)單，精度較高，能夠滿足更高精度的要求，并且設(shè)計(jì)比較的人性化。</p><p>　二、課題研究的主要內(nèi)容和預(yù)期目標(biāo)主要內(nèi)容：要求利用DEII平臺(tái)進(jìn)行開(kāi)發(fā)設(shè)計(jì)。以DEII平臺(tái)的50MHz時(shí)鐘為基準(zhǔn)，設(shè)計(jì)一簡(jiǎn)單的數(shù)字鐘，能顯示時(shí)、分、秒、并可進(jìn)行修正。預(yù)期目標(biāo)：針對(duì)數(shù)字時(shí)鐘系統(tǒng)采用模塊化設(shè)計(jì)方法，各模塊電路的設(shè)計(jì)通過(guò) VHDL 語(yǔ)

4、言編程實(shí)現(xiàn)，然后在QUARTUS II環(huán)境下進(jìn)行編譯和仿真，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況。完成24h計(jì)時(shí)和輔助功能設(shè)計(jì)，證明方案的可行性。</p><p>　課題研究的方法及措施圖1 數(shù)字鐘電路原理框圖熟悉QUARTUS II軟件環(huán)境，QUARTUS II支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。設(shè)計(jì)數(shù)字鐘的各個(gè)模塊，如圖1所示包

5、括時(shí)、分、秒顯示模塊、分頻模塊、整點(diǎn)報(bào)時(shí)比較模塊等。將經(jīng)過(guò)單元測(cè)試的模塊放在一起形成一個(gè)模塊聯(lián)調(diào)。模塊聯(lián)調(diào)的目的是測(cè)試模塊間接口的正確性。對(duì)各個(gè)功能模塊進(jìn)行編譯并仿真，確保所有模塊都是準(zhǔn)確的。根據(jù)DEII電路板的實(shí)際情況，鎖引腳，下載至電路板，觀察數(shù)字鐘的實(shí)際情況。 </p><p>　課題研究進(jìn)度計(jì)劃畢業(yè)設(shè)計(jì)期限：自2011年10月10至2012年4月20日。第1周—第2周：查閱硬件資料,研究該類產(chǎn)品的設(shè)計(jì)技

6、術(shù)。第3周—第4周：查閱數(shù)字鐘設(shè)計(jì)的各類方法的相關(guān)資料，完成開(kāi)題報(bào)告、文獻(xiàn)綜述、外文翻譯。第5周—第6周：系統(tǒng)總體方案設(shè)計(jì)，硬件電路設(shè)計(jì)與制作。第7周—第8周：軟件程序設(shè)計(jì)、系統(tǒng)調(diào)試以及撰寫論文。第9周—第10周：作品完善，論文修改。</p><p>　五、參考文獻(xiàn)[1] 徐向民.數(shù)字系統(tǒng)設(shè)計(jì)及VHDL實(shí)踐[M].北京:機(jī)械工業(yè)出版社,2007,10.[2] 褚振勇, 翁木云.FPGA設(shè)計(jì)及應(yīng)用[M].西安:西