數(shù)字電路答案第三章

1、第三章組合邏輯電路本章以邏輯代數(shù)為數(shù)學(xué)工具，從邏輯門構(gòu)成的組合邏輯電路入手，介紹分析和設(shè)計(jì)組合邏輯電路的基本方法，并討論組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，為進(jìn)一步學(xué)習(xí)帶記憶功能的電路奠定基礎(chǔ)。同時(shí)重點(diǎn)討論若干常用中規(guī)模集成電路模塊及其應(yīng)用，利用VHDL語言實(shí)現(xiàn)數(shù)字電路的描述及設(shè)計(jì)。第一節(jié)基本知識(shí)、重點(diǎn)與難點(diǎn)一、基本知識(shí)（一）組合電路的分析與設(shè)計(jì)1.組合電路基本概念任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻各輸入狀態(tài)的組合，與電路的原狀態(tài)無關(guān)。電路只有

2、從輸入到輸出的通路，沒有從輸出到輸入的反饋回路。電路由邏輯門構(gòu)成，不含記憶元件。2.組合電路分析用邏輯函數(shù)描述已知的電路，找出輸入、輸出間的邏輯關(guān)系，從而判斷電路功能。組合電路的分析步驟：（1）由已知邏輯電路圖逐級(jí)寫出邏輯表達(dá)式；（2）化簡(jiǎn)邏輯表達(dá)式，可以采用代數(shù)法或卡諾圖法化簡(jiǎn)表達(dá)式；（3）由表達(dá)式列出真值表；（4）根據(jù)表達(dá)式或真值表分析并說明電路實(shí)現(xiàn)的邏輯功能。3.組合電路設(shè)計(jì)組合電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題提出的要求，設(shè)計(jì)出滿足要

3、求的最簡(jiǎn)單或者最合理的組合電路。實(shí)現(xiàn)邏輯電路的方法有多種，采用小規(guī)模、中規(guī)模以及可編程邏輯器件，采用的器件不同，其設(shè)計(jì)方法有所不同，但是設(shè)計(jì)過程中對(duì)基本邏輯問題的描述、設(shè)計(jì)思路有其共性。（二）組合電路的競(jìng)爭(zhēng)冒險(xiǎn)1.組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象在組合電路中，信號(hào)由不同的途徑達(dá)到門電路輸入端的時(shí)間有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)可能引起電路輸出發(fā)生的瞬間尖峰脈沖現(xiàn)象稱為冒險(xiǎn)。競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象將影響電路的工作速度、限制電路的最高工作頻率，有時(shí)會(huì)導(dǎo)

4、致電路無法正常工作。2.競(jìng)爭(zhēng)的類型有兩種類型的競(jìng)爭(zhēng)可能產(chǎn)生冒險(xiǎn)現(xiàn)象，一個(gè)門電路的多個(gè)輸入信號(hào)同時(shí)變化引起的競(jìng)爭(zhēng)；一個(gè)信號(hào)經(jīng)不同路徑傳到同一個(gè)門的輸入端，由于信號(hào)到達(dá)時(shí)間不同引起的競(jìng)爭(zhēng)。3.冒險(xiǎn)現(xiàn)象的判斷在電路輸入端只有一個(gè)信號(hào)改變的情況下，可根據(jù)邏輯表達(dá)式，采用代數(shù)法和卡諾圖法判斷組合電路是否存在冒險(xiǎn)。4.競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的消除（1）加冗余項(xiàng)；（2）接濾波電容；（3）加選通信號(hào)。據(jù)選擇器地址位數(shù)與給定函數(shù)的變量個(gè)數(shù)相等。（2）確定數(shù)據(jù)選擇器

5、地址端與設(shè)計(jì)函數(shù)輸入變量的連接。（3）求數(shù)據(jù)選擇器數(shù)據(jù)輸入端的表達(dá)式。（4）畫出邏輯電路圖。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)時(shí)應(yīng)注意：（1）如果設(shè)計(jì)函數(shù)選擇不同變量作為數(shù)據(jù)選擇器的地址輸入端，將得到不同的設(shè)計(jì)結(jié)果。（2）用數(shù)據(jù)選擇器實(shí)現(xiàn)多輸出函數(shù)時(shí)，每個(gè)輸出函數(shù)都要單獨(dú)使用一個(gè)數(shù)據(jù)選擇器。即數(shù)據(jù)選擇器的數(shù)量與輸出函數(shù)的個(gè)數(shù)相同。（五）VHDL語言的基本應(yīng)用1.VHDL的基本組成VHDL可以把任何復(fù)雜的電路視為一個(gè)模塊，一個(gè)模塊分為三個(gè)組成部

6、分：程序包、設(shè)計(jì)實(shí)體和結(jié)構(gòu)體。程序包是設(shè)計(jì)中的子程序和公用數(shù)據(jù)類型的集合，每個(gè)模塊中的程序包有IEEE標(biāo)準(zhǔn)程序包或設(shè)計(jì)者自身設(shè)計(jì)的程序包，調(diào)用的數(shù)量不限。模塊中僅有一個(gè)設(shè)計(jì)實(shí)體，設(shè)計(jì)實(shí)體提供該設(shè)計(jì)模塊的端口信息，是VHDL設(shè)計(jì)電路的最基本部分。結(jié)構(gòu)體描述的是實(shí)體的內(nèi)部電路，描述實(shí)體內(nèi)部的硬件互連關(guān)系、數(shù)據(jù)的傳輸和變換等。一個(gè)實(shí)體可以對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件的某一方面特性，例如行為特性，結(jié)構(gòu)特性。2.VHDL的行為描述在V

7、HDL中，描述電路邏輯的程序稱為行為描述，行為描述有并行行為描述、進(jìn)程行為描述和順序行為描述。三種行為描述對(duì)應(yīng)三種描述語句：并行語句、進(jìn)程語句和順序語句，這些語句可以獨(dú)立成為行為描述體，又可以相互聯(lián)系成為混合描述體。3.VHDL的結(jié)構(gòu)描述VHDL的結(jié)構(gòu)描述，就是要描述電路由哪些子元件組成以及各個(gè)子元件之間的互連關(guān)系。結(jié)構(gòu)描述比行為描述更加具體化，行為描述的基本語句是進(jìn)程語句，而結(jié)構(gòu)描述的基本語句則是調(diào)用元件語句。二、重點(diǎn)與難點(diǎn)重點(diǎn)：1.

8、組合電路的基本概念組合電路的信號(hào)特點(diǎn)、電路結(jié)構(gòu)特點(diǎn)以及邏輯功能特點(diǎn)。2.組合電路的分析與設(shè)計(jì)組合電路分析是根據(jù)已知邏輯圖說明電路實(shí)現(xiàn)的邏輯功能。組合電路設(shè)計(jì)是根據(jù)給定設(shè)計(jì)要求及選用的器件進(jìn)行設(shè)計(jì)，畫出邏輯圖。如果選用小規(guī)模集成電路SSI，設(shè)計(jì)方法比較規(guī)范且容易理解，用SSI設(shè)計(jì)是讀者應(yīng)掌握的最基本設(shè)計(jì)方法。由于設(shè)計(jì)電路由門電路組成，所以使用門的數(shù)量較多，集成度低。若用中規(guī)模集成電路MSI進(jìn)行設(shè)計(jì)，沒有固定的規(guī)則，方法較靈活。無論是用SS