基于FPGA的高速8B-10B編解碼電路設計.pdf

1、隨著計算機外圍設備的不斷發(fā)展，高速串行傳輸接口越來越多的應用于計算機與外圍設備的通信中，而串行接口電路中8b/10B編解碼電路是保證串行接口電路傳輸?shù)臄?shù)據(jù)流直流平衡，且避免傳輸接口因接收端時鐘漂移或同步丟失的原因而導致數(shù)據(jù)丟失。本文綜合了查表法和邏輯組合法的優(yōu)點，通過增加處理數(shù)據(jù)的位寬來降低編解碼電路時鐘頻率的設計方法完成了USB3.0物理層中8B/10B編解碼電路的設計工作，達到了USB3.0對編解碼電路高時鐘頻率的要求。
　　

2、本研究主要內(nèi)容包括：⑴對FPGA內(nèi)部的資源、開發(fā)流程及設計技巧進行了介紹。⑵對8B/10B編解碼規(guī)范進行了詳細分析。介紹了5B/6B和3B/4B兩模塊的編解碼映射關(guān)系及數(shù)據(jù)字符的不均等性和模塊極性，和誤碼的違規(guī)處理。⑶對編解碼電路進行模塊化設計。均衡檢測控制輸出模塊是編碼電路中最關(guān)鍵的地方，它使數(shù)據(jù)流的極性交替輸出從而保證了輸出的數(shù)據(jù)流具有直流平衡性。在解碼電路中，違規(guī)檢測模塊對輸入的數(shù)據(jù)流錯誤檢測，檢查發(fā)現(xiàn)在編碼電路中或傳輸過程中產(chǎn)生