一款8b-10bSerDes電路的設(shè)計(jì).pdf

1、在信息時(shí)代的今天,為適應(yīng)信息技術(shù)的高速發(fā)展,高速處理器、多媒體、虛擬現(xiàn)實(shí)以及網(wǎng)絡(luò)技術(shù)對(duì)信號(hào)的帶寬要求越來越高,所以多信道應(yīng)用日益普及,所需傳送的數(shù)據(jù)量越來越大,速度越來越快。在這種形勢(shì)下,LVDS接口技術(shù),憑借其高速、低功耗、低噪聲及低成本的優(yōu)勢(shì)受到很多領(lǐng)域的青睞。在實(shí)際應(yīng)用上,LVDS在串行解串器(SerDes)中的應(yīng)用最為廣泛。SerDes有四種基本架構(gòu),本課題研究的是其中的一種-8b/10bSerDes。論文首先給出了8b/10b

2、SerDes的系統(tǒng)結(jié)構(gòu),將其分為發(fā)送端和接收端兩個(gè)部分,然后按照功能的不同,對(duì)電路進(jìn)行了模塊劃分,并且設(shè)計(jì)了其中的4個(gè)主要模塊-8b/10b編碼模塊、8b/10b解碼模塊、10:1并串轉(zhuǎn)換模塊和1:10串并轉(zhuǎn)換模塊。
　　 對(duì)于8b/10b編解碼模塊,首先分析了8b/10b編解碼的原理和特點(diǎn),然后提出了基于Disparity的查找表的新方法來實(shí)現(xiàn)電路的設(shè)計(jì)。而對(duì)于串/并轉(zhuǎn)換模塊,則在對(duì)傳統(tǒng)結(jié)構(gòu)研究的基礎(chǔ)上,根據(jù)設(shè)計(jì)的需要,提出了

3、并行結(jié)構(gòu)和樹型結(jié)構(gòu)相結(jié)合的方案來完成設(shè)計(jì)。
　　 整個(gè)設(shè)計(jì)按照ASIC流程來實(shí)現(xiàn),首先用硬件描述語言(Verilog)來實(shí)現(xiàn)各個(gè)模塊的RTL級(jí)設(shè)計(jì),然后使用Mentor公司的modelsim來對(duì)各個(gè)模塊及整體電路進(jìn)行功能仿真。經(jīng)驗(yàn)證,設(shè)計(jì)的電路功能是正確的。在此基礎(chǔ)上,再對(duì)發(fā)送端和接收端電路進(jìn)行綜合和靜態(tài)時(shí)序分析(STA),使用的工具分別是Synopsys公司的DC和PT,另外進(jìn)行綜合和STA時(shí)使用的是smic0.18的工藝庫。