基于FPGA的偽碼調(diào)相引信信號(hào)處理技術(shù).pdf

1、隨著時(shí)代的發(fā)展，無(wú)線電引信技術(shù)也在不斷的變化，連續(xù)波偽碼調(diào)相技術(shù)就是時(shí)下流行的無(wú)線電引信技術(shù)之一，為了高速、高效完成引信設(shè)計(jì)，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)技術(shù)逐漸走進(jìn)了無(wú)線電引信設(shè)計(jì)中。FPGA技術(shù)以速率快，資源整合度高以及可擦除特性在無(wú)線電引信中脫穎而出。因此，本文把FPGA技術(shù)應(yīng)用到連續(xù)波偽碼調(diào)相引信中，論文主要工作如下:
　　(1)本文從連續(xù)波偽碼調(diào)相引信信號(hào)處理技術(shù)理論出發(fā)，先對(duì)整體信號(hào)處理部分的參數(shù)和公式進(jìn)行充分理解，然

2、后按照課題的要求，結(jié)合引信理論對(duì)整體系統(tǒng)參數(shù)進(jìn)行合理設(shè)定。接著利用MATLAB-simulink仿真工具，在理論上對(duì)連續(xù)波偽碼調(diào)相引信信號(hào)處理部分算法進(jìn)行可行性仿真設(shè)計(jì)。并且從實(shí)際信號(hào)出發(fā)，分析了不同情況下信號(hào)處理結(jié)果的異同。
　　(2)根據(jù)理論部分的仿真結(jié)果和設(shè)定參數(shù)，運(yùn)用Verilog HDL硬件語(yǔ)言在FPGA芯片上對(duì)連續(xù)波偽碼調(diào)相引信信號(hào)處理系統(tǒng)進(jìn)行實(shí)現(xiàn)。根據(jù)初始的輸入信號(hào)，合理的規(guī)劃整個(gè)信號(hào)處理系統(tǒng)實(shí)現(xiàn)的步驟和流程，確定了