基于FPGA的高速實(shí)時信號處理技術(shù)研究.pdf

1、在現(xiàn)代電子戰(zhàn)中,數(shù)字化技術(shù)在電子戰(zhàn)(EW)接收機(jī)中得到廣泛的應(yīng)用。EW接收機(jī)覆蓋了比較寬的瞬時帶寬,信號處理機(jī)要實(shí)現(xiàn)對信號的實(shí)時處理,必須用高速ADC完成模擬信號的數(shù)字化。目前數(shù)字電路的工作速度還不能與高速ADC速度相匹配,研究高速實(shí)時信號處理算法及其工程實(shí)現(xiàn)方法顯得十分重要。為了大幅度地提高數(shù)字信號處理的速度,采用硬件實(shí)現(xiàn)信號處理算法已經(jīng)成為必然趨勢。本論文基于大規(guī)模FPGA的硬件平臺實(shí)現(xiàn)數(shù)字信號處理算法,從而大幅度地提高信號處理機(jī)的

2、處理速度,使得中頻信號的實(shí)時處理成為現(xiàn)實(shí)。本論文主要進(jìn)行以下兩方面的工作:1)研究高性能FFT處理器的FPGA實(shí)現(xiàn)。FFT是電子戰(zhàn)接收機(jī)信號處理的關(guān)鍵算法之一,在數(shù)字EW接收機(jī)中有著廣泛的應(yīng)用前景。提高FFT處理速度的主要途徑是采用流水線結(jié)構(gòu)和并行運(yùn)算。本論文基于這種思路,采用級聯(lián)結(jié)構(gòu)提高FFT的流水性能,采用并行的基-4蝶形運(yùn)算單元提高處理速度,設(shè)計(jì)了一種1024點(diǎn)的高性能基-4FFT處理器。在系統(tǒng)時鐘為100MHz時,完成1024點(diǎn)