折疊插值A-D轉換器校準技術的研究與實現(xiàn).pdf

1、在數(shù)字示波器、軟件無線電技術、雷達系統(tǒng)等應用場合，電子系統(tǒng)的工作頻率已達GHz水平。作為電子系統(tǒng)的核心模塊，ADC的速度精度性能已經(jīng)成為其整機性能提升的瓶頸。在ADC的眾多實現(xiàn)結構中，折疊插值結構在實現(xiàn)超高速、高精度方面具有良好的潛力，但是由于采用了許多開環(huán)模塊，精度指標對工藝偏差十分敏感，因此必須引入校準技術對誤差和非理想因素進行檢測和補償，保證高精度性能的實現(xiàn)，這將是本文的核心議題。
　　本文首先對折疊插值ADC及其校準技術的

2、研究現(xiàn)狀進行了詳細的調(diào)研，明確了折疊插值結構的潛力和校準技術在其高性能實現(xiàn)方面的必要性，根據(jù)指標要求，采用了一種雙通道時間交織級聯(lián)流水折疊插值架構。再次，根據(jù)提出的架構，分析了存在于通道內(nèi)的誤差和通道間的誤差，針對這些誤差，研究了現(xiàn)有的各種校準技術，以及信號完整性問題，為本論文ADC校準方案和校準電路的設計做好了技術的積累。
　　最后，針對通道內(nèi)的失調(diào)失配誤差，設計了基于電流舵DAC的校準電路和相應的前臺自校準方案及流程，消除了工

3、藝偏差帶來的過零點偏移對ADC精度的影響;針對通道間采樣時間失配誤差，巧妙地將誤差的校準問題轉變?yōu)檎伎毡葯z測問題，并設計了基于連續(xù)時間積分器的自校準電路，降低了采樣時間失配誤差對ADC動態(tài)性能的影響;為應對芯片輸入信號完整性問題，將阻抗匹配電阻內(nèi)置于芯片中，并設計阻抗修調(diào)電路以保證其精度。
　　本文基于TSMC0.18um CMOS工藝設計了針對10bit2GSPs ADC各個校準電路，并利用Cadence Spectre進行電路