一種折疊插值模數(shù)轉(zhuǎn)換器的建模與設(shè)計.pdf

1、高速ADC在無線通訊和雷達衛(wèi)星等高速信號處理領(lǐng)域有著廣泛的應(yīng)用和研究前景。在各類ADC中，全并行Flash ADC速度最快，但隨著精度的增加系統(tǒng)規(guī)模呈指數(shù)型增長。折疊插值A(chǔ)DC改進了原有的全并行結(jié)構(gòu)，利用折疊和插值等預(yù)處理電路實現(xiàn)了粗量化和細量化過程的同步進行。減小了系統(tǒng)規(guī)模且保證了原有結(jié)構(gòu)的高速度特性。因此在高速ADC領(lǐng)域具有實際研究價值并成為研究熱點。
　　本文首先根據(jù)折疊插值A(chǔ)DC的基本原理，深入研究和分析了系統(tǒng)的工作過程和

2、實現(xiàn)方式，詳細闡述了折疊技術(shù)和插值技術(shù)的基本原理和電路結(jié)構(gòu)。根據(jù)系統(tǒng)精度和速度以及電路規(guī)模的設(shè)計要求，選擇了差分對折疊和電壓插值結(jié)構(gòu)，并確定了3位粗量化和5位細量化結(jié)構(gòu)來實現(xiàn)系統(tǒng)8位精度。其次，根據(jù)原理進行系統(tǒng)級建模，驗證了折疊插值A(chǔ)DC工作原理及其架構(gòu)選擇的可行性。并分析系統(tǒng)各模塊及非理想因素，指導(dǎo)實際電路的設(shè)計。最后，在原理分析和系統(tǒng)級建模的基礎(chǔ)上，設(shè)計了折疊插值A(chǔ)DC的部分關(guān)鍵電路并完成仿真和驗證。其中包括差分對結(jié)構(gòu)預(yù)放大器的設(shè)計

3、，以降低比較器輸入失調(diào)的影響。預(yù)放大器和動態(tài)鎖存比較器的結(jié)合即可完成粗量化過程。差分對折疊電路能產(chǎn)生線性度較好的折疊信號并抑制共模干擾。電壓插值電路通過簡單的電阻插值結(jié)構(gòu)產(chǎn)生更多折疊信號以提高系統(tǒng)的線性度。位同步電路保證了粗量化和細量化信號的同步輸出減小編碼誤差。
　　本文基于TSMC0.18um CMOS工藝，1.8V電源電壓，利用Cadence的Spectre軟件進行電路設(shè)計和仿真。仿真結(jié)果表明，所設(shè)計的折疊插值A(chǔ)DC在250