高速通信用折疊內(nèi)插模數(shù)轉(zhuǎn)換器的設(shè)計(jì).pdf

1、隨著無(wú)線通信技術(shù)的不斷發(fā)展，高速模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計(jì)與研究非常關(guān)鍵。綜合考慮集成工藝與數(shù)字信號(hào)處理技術(shù)，高速中等精度（8位左右）的ADC多采用折疊內(nèi)插結(jié)構(gòu)來(lái)實(shí)現(xiàn)。折疊內(nèi)插結(jié)構(gòu)由于模擬預(yù)處理電路的存在，減少了電路面積和比較器的數(shù)目，成為了高速低功耗設(shè)計(jì)的首選。本文對(duì)折疊內(nèi)插模數(shù)轉(zhuǎn)換器進(jìn)行了研究，設(shè)計(jì)了一個(gè)8位3.2GSPS高速ADC。
　　本文首先介紹了ADC的基本工作原理與性能指標(biāo)，從功耗、面積、精度、速度等角度出發(fā)，對(duì)折疊

2、率、插值率、折疊放大器的數(shù)目進(jìn)行了分配，最終確定了本文所需要設(shè)計(jì)的ADC系統(tǒng)結(jié)構(gòu)。深入研究折疊內(nèi)插ADC各個(gè)模塊對(duì)系統(tǒng)最終性能的影響，詳細(xì)分析了構(gòu)成折疊內(nèi)插ADC各個(gè)模塊的設(shè)計(jì)重點(diǎn)，比較了多種實(shí)現(xiàn)方法的優(yōu)缺點(diǎn)。在此基礎(chǔ)上，最終確定了本文所需要設(shè)計(jì)的ADC的電路結(jié)構(gòu)。本文采用差分自舉型開關(guān)作為前級(jí)的采樣保持電路，為提高采樣保持電路的速度與精度，提出了全新的dummy管設(shè)計(jì)方法。利用低踢回噪聲比較器，去除了傳統(tǒng)結(jié)構(gòu)設(shè)計(jì)中的緩沖級(jí)，大大降低了

3、系統(tǒng)的功耗。為降低高倍折疊帶來(lái)的系統(tǒng)信噪比的惡化，本文采用級(jí)聯(lián)與并聯(lián)相混合的折疊結(jié)構(gòu)。梅比斯環(huán)內(nèi)插電阻提高了電路的線性度。高位自校正編碼技術(shù)的應(yīng)用大大降低了編碼電路的復(fù)雜度，提高了轉(zhuǎn)換的精度。
　　采用65nm CMOS工藝，對(duì)折疊內(nèi)插模數(shù)轉(zhuǎn)換器進(jìn)行了晶體管級(jí)設(shè)計(jì)，完成電路的版圖設(shè)計(jì)及電路后仿真。仿真結(jié)果表明本文所設(shè)計(jì)的ADC在3.2GSPS采樣速率下，輸入200MHz正弦信號(hào)，系統(tǒng)的有效位數(shù)(ENOB)為7.28位，差分非線性約