折疊內(nèi)插模數(shù)轉(zhuǎn)換器的高精度設計研究與實現(xiàn).pdf

1、研究和發(fā)展高速、高精度、低功耗的模數(shù)轉(zhuǎn)換器對于應用于無線通訊系統(tǒng)和高清數(shù)字視頻設備等數(shù)字信號處理的系統(tǒng)級芯片設計來說，具有非常重要的意義?；诜蔷€性模擬預處理的折疊技術(shù)顯著減少了比較器的數(shù)目，同時保留了快閃型結(jié)構(gòu)的速度優(yōu)勢，但由于工藝失配和非線性的影響，其精度仍限制于6-8位。折疊內(nèi)插模數(shù)轉(zhuǎn)換器的高精度實現(xiàn)成為近年來的一個研究熱點。
　　 基于折疊內(nèi)插轉(zhuǎn)換器的傳輸特性，采用MATLAB構(gòu)造了10位折疊內(nèi)插模數(shù)轉(zhuǎn)換器的整體模型。針

2、對折疊帶寬限制、折疊增益失配、內(nèi)插增益誤差和比較器失調(diào)等非理想效應所帶來的轉(zhuǎn)換器動態(tài)性能退化分別進行了行為級仿真、分析和討論。針對10位轉(zhuǎn)換目標，設計了兩種直接折疊內(nèi)插的兩級轉(zhuǎn)換結(jié)構(gòu)。基于折疊內(nèi)插的精度限制，采用將折疊結(jié)構(gòu)與子區(qū)間結(jié)構(gòu)相結(jié)合的方法設計實現(xiàn)了高精度三級流水折疊轉(zhuǎn)換結(jié)構(gòu)，并以此為基礎提出了如下精度優(yōu)化設計技術(shù)：
　　 采用單位增益采樣結(jié)構(gòu)、增益提高的折疊共源共柵運算放大器和軌到軌的輸入級設計實現(xiàn)了高精度的輸入級采樣保

3、持電路，有利于克服低電源電壓下共模電壓降低對模數(shù)轉(zhuǎn)換器的影響。
　　 提出了并聯(lián)和級聯(lián)混合的折疊結(jié)構(gòu)設計，以減小折疊非線性影響，抑制倍頻效應所帶來的帶寬限制；采用級間分布式采樣保持電路實現(xiàn)了流水折疊工作模式，緩解了每級折疊建立時間的要求，抑制高頻折疊電壓平移的誤差。
　　 提出了一種失調(diào)抵消預放大器電路，采用中和技術(shù)減小了回踢噪聲，失調(diào)存儲抵消的時序邏輯與流水折疊結(jié)構(gòu)的級間采樣保持完全兼容，有效地減小了預放大器的失調(diào)電壓

4、。
　　 提出了級聯(lián)內(nèi)插電阻平均結(jié)構(gòu)，將高精度所需的高倍內(nèi)插系數(shù)分散到每級轉(zhuǎn)換和折疊間進行，有效地提高了過零點的線性度的同時也避免由高倍內(nèi)插引起的插值誤差。采用梅比斯環(huán)平均網(wǎng)絡消除了邊界效應。
　　 采用將子區(qū)間轉(zhuǎn)換與內(nèi)插技術(shù)相結(jié)合，設計實現(xiàn)了子區(qū)間選擇交疊內(nèi)插的方式，既擴大了插值范圍，有利于將內(nèi)插誤差最小化，又提高了插值網(wǎng)絡的利用率，節(jié)約面積，降低功耗。
　　 采用奇偶校驗算法實現(xiàn)了位同步校正技術(shù)，將三級轉(zhuǎn)換結(jié)

5、果校正后同步輸出，避免了因分級轉(zhuǎn)換不同步造成輸出誤差。
　　 基于上述結(jié)構(gòu)和電路的精度優(yōu)化設計，采用SMIC0.18μm1P6M CMOS工藝設計實現(xiàn)了一種10位100MS/s折疊內(nèi)插模數(shù)轉(zhuǎn)換器。測試結(jié)果如下：INL和DNL的峰值分別為±0.48 LSB和±0.33 LSB。1.8V電源電壓下，功耗僅為95 mW，輸入電壓范圍Vp-p為1.0 V，芯片面積2.29 mm2。在100 MS/s采樣速率，20 MHz輸入信號下，EN