8位、500MS-s高速折疊內(nèi)插模數(shù)轉(zhuǎn)換器設(shè)計(jì).pdf

1、隨著無線網(wǎng)絡(luò)技術(shù)、計(jì)算機(jī)技術(shù)和高速數(shù)據(jù)處理技術(shù)的迅速發(fā)展，高速模數(shù)轉(zhuǎn)換器(ADC)被廣泛應(yīng)用于測量儀器、液晶顯示驅(qū)動(dòng)、數(shù)字示波器、高速數(shù)字通訊和雷達(dá)等領(lǐng)域中。作為混合信號系統(tǒng)芯片設(shè)計(jì)中的一個(gè)瓶頸，高速模數(shù)轉(zhuǎn)換器消耗大量的芯片面積、功耗和設(shè)計(jì)時(shí)間。模數(shù)轉(zhuǎn)換器的信號處理帶寬和處理速度成為系統(tǒng)發(fā)展的關(guān)鍵所在。
　　 在眾多模數(shù)轉(zhuǎn)換器電路結(jié)構(gòu)中，折疊內(nèi)插結(jié)構(gòu)具有高速、低功耗、面積小及易與數(shù)字工藝兼容等優(yōu)點(diǎn)。在90年代中期以前，折疊內(nèi)插結(jié)

2、構(gòu)的模數(shù)轉(zhuǎn)換器基本上都是用雙極工藝實(shí)現(xiàn)的。由于CMOS工藝的發(fā)展和設(shè)計(jì)技術(shù)的提高，現(xiàn)在用CMOS工藝實(shí)現(xiàn)的折疊內(nèi)插模數(shù)轉(zhuǎn)換器越來越多。
　　 基于上述研究背景，本論文對用于超寬帶的8位、500MS/s轉(zhuǎn)換速率的高速折疊內(nèi)插模數(shù)轉(zhuǎn)換器進(jìn)行了設(shè)計(jì)研究。主要工作如下：
　　 (1)研究了高速模數(shù)轉(zhuǎn)換器的主要結(jié)構(gòu)類型及其優(yōu)缺點(diǎn)，并最終選擇折疊內(nèi)插結(jié)構(gòu)來實(shí)現(xiàn)所要達(dá)到的設(shè)計(jì)目標(biāo)。分析了高速ADC設(shè)計(jì)中面臨的主要問題，如低電源電壓、靜

3、態(tài)和動(dòng)態(tài)失調(diào)電壓、增益帶寬積的優(yōu)化、高速輸入信號對參考電壓的饋通、時(shí)鐘抖動(dòng)、比較器的再生時(shí)間以及速度、功耗和芯片面積之間的折衷等等，這些問題的存在使得高速ADC的設(shè)計(jì)尤為艱巨。
　　 (2)詳細(xì)分析了折疊內(nèi)插模數(shù)轉(zhuǎn)換器的主要組成模塊，并探討了各模塊對高速ADC性能的影響及其參數(shù)的設(shè)計(jì)考慮，主要包括折疊內(nèi)插電路、平均電路、采樣保持電路、比較器電路、高低位對不準(zhǔn)的問題及其數(shù)字校正等等。為了提高模數(shù)轉(zhuǎn)換器的速度，必須提高采樣保持電路和

4、比較器電路的速度，增加預(yù)放大器的帶寬；為了減小芯片面積和功耗，必須在折疊率和內(nèi)插率之間進(jìn)行折衷；為了改善模數(shù)轉(zhuǎn)換器的線性度，可以在預(yù)放大器的輸出端采用平均技術(shù)。
　　 (3)對高速折疊內(nèi)插模數(shù)轉(zhuǎn)換器的關(guān)鍵單元進(jìn)行了電路級設(shè)計(jì)與優(yōu)化，包括寬帶模擬開關(guān)電路、高速采樣保持電路、高速比較器電路、帶隙電壓基準(zhǔn)源電路等。提出了一種常VGST低失真、寬帶模擬開關(guān)電路，該寬帶模擬開關(guān)的-3dB帶寬可達(dá)11.67GHz，開啟時(shí)間為2.98ns，關(guān)

5、閉時(shí)間為1.35ns。設(shè)計(jì)了全差分高速采樣保持電路，該電路采用開環(huán)結(jié)構(gòu)并將后級預(yù)放大器的輸入電容作為第二級采樣保持單元的采樣電容，從而有效消除了傳統(tǒng)結(jié)構(gòu)中預(yù)放大器的輸入電容對采樣保持電路速度和精度的限制。在500MHz采樣頻率和249.57MHz輸入頻率的情況下，所設(shè)計(jì)的采樣保持電路的SFDR為55.7dB，SNDR為52.1891dB，ENOB為8.37位。設(shè)計(jì)了一種動(dòng)靜混合型高速比較器電路，該比較器在傳統(tǒng)動(dòng)態(tài)鎖存式比較器結(jié)構(gòu)的基礎(chǔ)上

6、，增加了一個(gè)小靜態(tài)電流產(chǎn)生電路，大大減小了比較器從復(fù)位向再生狀態(tài)的過渡時(shí)間，提高了比較器的速度。設(shè)計(jì)了一種新穎的帶隙電壓基準(zhǔn)源電路，該基準(zhǔn)源采用簡單的負(fù)反饋欲位技術(shù)代替?zhèn)鹘y(tǒng)結(jié)構(gòu)中的差分放大器，大大簡化了電路結(jié)構(gòu)；在輸出端采用了調(diào)節(jié)型共源共柵結(jié)構(gòu)，保證了高的電源抑制比。仿真結(jié)果表明，各關(guān)鍵單元電路均滿足了系統(tǒng)性能的要求。
　　 (4)采用SMIC0.18μm1P6M CMOS工藝，對所設(shè)計(jì)的高速ADC進(jìn)行了版圖實(shí)現(xiàn)。靜態(tài)特性仿真結(jié)