基于Verilog-AMS的信號監(jiān)測比較器模塊行為模型設(shè)計.pdf

1、隨著SoC復雜度和集成度不斷提升，數(shù)?；旌闲盘栂到y(tǒng)的應(yīng)用變得更加普及和多樣化。在混合系統(tǒng)設(shè)計驗證過程中，如果在各個階段都采用Spice模型仿真驗證的方法，會大幅延長驗證的周期和減緩設(shè)計迭代的速度，而全部采用數(shù)字離散功能模型，又丟失模擬部分的仿真精度和性能參數(shù)。論文結(jié)合已經(jīng)成熟的混合信號建模方法，對信號監(jiān)測比較器進行分析和建模，達到仿真速度和精度的折衷，從而滿足混合信號系統(tǒng)驗證要求和需要。
　　本文基于Verilog-AMS平臺主要

2、分析和建立了有信號監(jiān)測功能的比較器電路完整的行為模型。論文首先介紹了該電路的應(yīng)用背景和Verilog-AMS平臺的特點，然后介紹數(shù)模轉(zhuǎn)換器和比較器的工作原理和主要結(jié)構(gòu)，通過這些介紹和對比分析得出論文建模對象所用的電路結(jié)構(gòu)。最后系統(tǒng)的將信號監(jiān)測比較器電路分解為結(jié)構(gòu)和功能相互獨立的各個電路模塊，通過理論分析各模塊功能的行為特點，建立相應(yīng)的行為模型，使用Verilog-AMS語言對行為模型進行描述，同時采用Cadence數(shù)?；旌戏抡孳浖Ω餍?/p>

3、為模型進行仿真，并對電路模型和真實電路仿真結(jié)果進行了對比和分析。
　　通過仿真結(jié)果可知比較器模型的開環(huán)增益為80dB，相比于Spice仿真其誤差為1.25％，;低速和高速模式下建立時間分別為38.8μs和2.2μs，相比與Spice仿真誤差均在15％內(nèi);DAC部分在3V和1.5V參考基準源下建立時間分別為79ns和63ns，工作電流為9.1μA，相比于Spice仿真建立時間誤差均在15％以內(nèi)，電流誤差在3.3％;系統(tǒng)總的工作電流為