12位250MSPS流水線ADC關(guān)鍵設(shè)計技術(shù)研究.pdf

1、現(xiàn)代集成電路中，模數(shù)轉(zhuǎn)換器（ADC）是將現(xiàn)實世界的模擬信號轉(zhuǎn)換為數(shù)字信號系統(tǒng)可以處理的形式的基礎(chǔ)模塊。隨著CMOS工藝的持續(xù)縮減，增長的器件截止頻率與更小的寄生電容使得數(shù)字電路可以實現(xiàn)更節(jié)能、更快速地邏輯電路，也使得在一個芯片上實現(xiàn)更復雜、更大的系統(tǒng)成為了可能。然而，同樣隨工藝發(fā)展而改變的器件參數(shù)，例如更低的本征輸出電阻，更低的供電電壓，更大的漏電流以及更加多變的器件特性，成為模擬電路設(shè)計最大的挑戰(zhàn)。簡而言之，越是先進的工藝，器件的本征

2、增益也就越低。因此，高性能的轉(zhuǎn)換器的設(shè)計也面臨全新的挑戰(zhàn)。在各種不同類型的ADC中，流水線ADC是一種可以很好地折衷速度、精度、面積和功耗等重要性能參數(shù)的模數(shù)轉(zhuǎn)換器。因此被廣泛地應用于高速的無線通信電子系統(tǒng)中。
　　本文首先對流水線ADC的系統(tǒng)結(jié)構(gòu)、電路原理進行了分析與研究。冗余校準算法是流水線ADC電路結(jié)構(gòu)的基礎(chǔ)，使采用若干低量化位數(shù)的流水線級來構(gòu)成高量化位數(shù)的ADC成為可能。然后，對運放的開關(guān)電容電路是如何實現(xiàn)MDAC電路中S

3、/H電路、Sub-DAC、減法器、放大器等模塊的功能進行原理介紹與實例分析。其次分析了MDAC電路的位數(shù)與電路的各性能參數(shù)之間的關(guān)系，并綜合考慮后，做出電路結(jié)構(gòu)的最優(yōu)選擇。針對本文選用的SHA-less結(jié)構(gòu)中所存在的時鐘偏差問題也進行了簡要的分析與討論，給出了時鐘偏差的校準思路與方法。
　　基于TSMC65nm CMOS技術(shù)，本文設(shè)計實現(xiàn)了一款分辨率為12bit、采樣速率為250MS/s的流水線ADC。分析了電路設(shè)計過程中參數(shù)的計

4、算，功能的實現(xiàn)，主要是對流水線ADC中的關(guān)鍵電路MDAC的實現(xiàn)，并對其工作過程進行了詳細地公式推導。第一級MDAC中所采用的運放也進行了詳細地原理分析，以及性能提升技術(shù)的學習，選定了最終的結(jié)構(gòu)并進行了認真的計算推導、仿真驗證，調(diào)整再仿真，最終達到了相當水平的性能。第四章中就第三章中所設(shè)計的電路進行了系統(tǒng)的仿真，給出了運放模塊、第一級MDAC模塊以及整體流水線ADC電路的仿真驗證，結(jié)果表明，達到了設(shè)計的目的。
　　電路的電源電壓為2

5、.5V，輸入電壓范圍-1～+1V，時鐘頻率為250MS/s。仿真結(jié)果表明，輸入的差分正弦信號頻率為10.7MHz時，第一級輸出有效位數(shù)達到14.87bit，無雜散動態(tài)范圍（SFDR）為98.6dB，信噪失真比（SNDR）為91.3dB。同時，整體ADC的ENOB為11.96bit，SFDR和SNDR分別為86.7dB和73.7dB。當輸入信號頻率為108MHz時，第一級MDAC的ENOB為13.89bit，SFDR和SNDR分別為90.