基于FPGA的IRIG-B碼基帶產(chǎn)生電路的設計與實現(xiàn).pdf

1、本文的主要目的是設計用于將接收到的時間信息進行IRIG-B編碼的電路,實現(xiàn)基于直接序列擴頻通信原理以及相對相移鍵控調制的基帶信號的數(shù)字信號處理。編碼電路主要由時間接收單元、預處理單元和IRIG-B編碼器構成。發(fā)送電路主要由基帶處理單元和頻帶處理單元構成。用 Verilog HDL語言完成整個電路所有模塊的設計,然后連接所有電路模塊,最后通過SignalTap II Logical Analysis tool進行功能仿真。所有工作在Alt

2、era公司的CycloneⅢE系列FPGA(現(xiàn)場可編程門陣列)芯片中實現(xiàn)。
　　本研究首先提出了一種適用于時間接收與發(fā)送的基于FPGA的IRIG-B碼基帶產(chǎn)生電路。然后討論了整個電路中各模塊的理論依據(jù)以及詳細的實現(xiàn)方法。其中編碼部分主要包括GPS接收模塊、時間預處理模塊、IRIG-B編碼器,發(fā)送部分主要模塊包括差分編碼器、直接序列擴頻模塊和BPSK調制模塊。最后編譯工程,并將程序下載到 DE0開發(fā)板(Altera公司的)上進行仿真