基于FPGA的IRIG-B碼基帶產(chǎn)生電路的設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁
已閱讀1頁，還剩56頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、本文的主要目的是設(shè)計(jì)用于將接收到的時(shí)間信息進(jìn)行IRIG-B編碼的電路,實(shí)現(xiàn)基于直接序列擴(kuò)頻通信原理以及相對(duì)相移鍵控調(diào)制的基帶信號(hào)的數(shù)字信號(hào)處理。編碼電路主要由時(shí)間接收單元、預(yù)處理單元和IRIG-B編碼器構(gòu)成。發(fā)送電路主要由基帶處理單元和頻帶處理單元構(gòu)成。用 Verilog HDL語言完成整個(gè)電路所有模塊的設(shè)計(jì),然后連接所有電路模塊,最后通過SignalTap II Logical Analysis tool進(jìn)行功能仿真。所有工作在Alt

2、era公司的CycloneⅢE系列FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片中實(shí)現(xiàn)。
　　本研究首先提出了一種適用于時(shí)間接收與發(fā)送的基于FPGA的IRIG-B碼基帶產(chǎn)生電路。然后討論了整個(gè)電路中各模塊的理論依據(jù)以及詳細(xì)的實(shí)現(xiàn)方法。其中編碼部分主要包括GPS接收模塊、時(shí)間預(yù)處理模塊、IRIG-B編碼器,發(fā)送部分主要模塊包括差分編碼器、直接序列擴(kuò)頻模塊和BPSK調(diào)制模塊。最后編譯工程,并將程序下載到 DE0開發(fā)板(Altera公司的)上進(jìn)行仿真

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

最新文檔

評(píng)論

0/150

提交評(píng)論