基于FPGA的基帶信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著電子信息技術(shù)的不斷進(jìn)步，無(wú)線(xiàn)通信測(cè)試領(lǐng)域?qū)τ诩?lì)信號(hào)的性能要求越來(lái)越嚴(yán)苛，不僅需要信號(hào)具有可調(diào)節(jié)的頻率及范圍，而且要求其頻率穩(wěn)定度高、切換速度快等。因此，對(duì)于高速高性能信號(hào)發(fā)生器的研究越來(lái)越成為科學(xué)技術(shù)領(lǐng)域的熱點(diǎn)。本文針對(duì)無(wú)線(xiàn)通信系統(tǒng)中射頻收發(fā)芯片對(duì)于基帶測(cè)試信號(hào)的需求，設(shè)計(jì)并實(shí)現(xiàn)了一款基于FPGA的基帶信號(hào)發(fā)生器（信號(hào)發(fā)生器也叫振蕩器）。
　　本文根據(jù)設(shè)計(jì)需求，具體分析了直接數(shù)字頻率合成(DDFS)技術(shù)和直接數(shù)字波形合成(D

2、DWS)技術(shù)的優(yōu)缺點(diǎn)，確定了基于SOPC系統(tǒng)的DDWS波形合成方案。結(jié)合DDWS波形合成技術(shù)的發(fā)展和性能指標(biāo)需求，論文重點(diǎn)對(duì)波形存儲(chǔ)深度擴(kuò)展和改善輸出波形質(zhì)量等關(guān)鍵技術(shù)展開(kāi)了研究。在基帶信號(hào)發(fā)生器的波形存儲(chǔ)深度擴(kuò)展方面，為了節(jié)省周期性重復(fù)波形序列的存儲(chǔ)空間占用，論文根據(jù)序列波形合成技術(shù)的原理以及Altera FPGA平臺(tái)的設(shè)計(jì)特點(diǎn)，基于DMA的控制方式，在NiosⅡ開(kāi)發(fā)環(huán)境下通過(guò)調(diào)整DMA描述字(descriptor)的傳輸方式實(shí)現(xiàn)序列

3、波形地址的控制邏輯，并最終完成了基于NiosⅡ的序列波形合成方案;在改善基帶信號(hào)發(fā)生器輸出波形質(zhì)量方面，論文研究了DDWS波形合成過(guò)程中的誤差來(lái)源，重點(diǎn)針對(duì)DAC非線(xiàn)性誤差采用數(shù)字預(yù)失真的方法進(jìn)行了補(bǔ)償，通過(guò)建立與輸入序列相關(guān)的二元高斯基函數(shù)誤差模型，根據(jù)頻譜儀測(cè)試提取出輸出波形頻譜相應(yīng)的功率點(diǎn)參數(shù)值，經(jīng)過(guò)最小二乘法求得模型對(duì)應(yīng)的系數(shù)并確定誤差序列，最終在數(shù)字域內(nèi)實(shí)現(xiàn)了相關(guān)誤差的補(bǔ)償。
　　為了驗(yàn)證系統(tǒng)的各項(xiàng)指標(biāo)是否滿(mǎn)足設(shè)計(jì)要求，

4、本文搭建了相應(yīng)的測(cè)試平臺(tái)。根據(jù)對(duì)測(cè)試結(jié)果的驗(yàn)證和分析，基于NiosⅡ的序列波形合成功能可以對(duì)單次存儲(chǔ)的波形序列實(shí)現(xiàn)不同重復(fù)次數(shù)的循環(huán)序列輸出以及時(shí)隙控制下的突發(fā)序列輸出，等效于提升了波形存儲(chǔ)深度。同時(shí)，以正弦輸入序列為例，實(shí)際測(cè)試DAC非線(xiàn)性誤差補(bǔ)償前后系統(tǒng)信噪比SNR提高約8dB，無(wú)雜散動(dòng)態(tài)范圍SFDR提高6.12dB。當(dāng)系統(tǒng)輸入為64QAM調(diào)制信號(hào)時(shí)，EVM約為1.75％;結(jié)果表明，本文設(shè)計(jì)的基帶信號(hào)發(fā)生器達(dá)到了系統(tǒng)要求的各項(xiàng)指標(biāo)。