基于Verilog的頻移鍵控解調(diào)算法的優(yōu)化及實現(xiàn).pdf

1、隨著RF CMOS設(shè)計技術(shù)的發(fā)展，許多SOC芯片都集成了射頻收發(fā)模塊。近年來短距離、高集成度、低功耗、低成本的無線通信產(chǎn)品得到了越來越廣泛的應(yīng)用。尤其是行業(yè)專網(wǎng)由模擬向數(shù)字的轉(zhuǎn)型，對數(shù)字設(shè)備集成度提出了更高的要求。減少芯片面積、降低功耗成為無線收發(fā)器設(shè)計的關(guān)鍵和難點。由于采用頻移鍵控(FSK)制式的無線收發(fā)器不僅可以采用效率較高的非線性功率放大器(PA)，而且在接收機中不需要設(shè)計復(fù)雜的解調(diào)電路，這些特點使FSK收發(fā)器在功耗和面積方面具有

2、很大的優(yōu)勢。并且解調(diào)器還可以采用全數(shù)字電路實現(xiàn)，使電路的功耗和面積得到進一步的降低。本文重點針對FSK解調(diào)和維特比譯碼電路進行了優(yōu)化和實現(xiàn)。
　　 本文首先介紹了FSK調(diào)制解調(diào)原理，并對FSK的幾種解調(diào)方法進行了分析，選取差分檢波算法作為FSK解調(diào)算法，重點研究了算法中分?jǐn)?shù)延遲濾波器的實現(xiàn)。并給出MATLAB_simulink的調(diào)制解調(diào)模型。接下來介紹了卷積碼編碼維特比譯碼模型，給出了(216)維特比譯碼的原理。
　　

3、然后在RTL級電路上優(yōu)化了解調(diào)譯碼電路。主要運用了門控時鐘技術(shù)、存儲器預(yù)處理技術(shù)、比較器預(yù)處理技術(shù)、專用集成電路代替可編程邏輯等技術(shù)，重點針對SMU單元進行了低功耗優(yōu)化，并在五章給出了優(yōu)化前后功耗估計對比。緊接著設(shè)計解調(diào)和維特比譯碼電路。首先設(shè)計了FSK差分解調(diào)各個模塊和維特比譯碼的各個模塊，然后再給出了總體解調(diào)譯碼框圖。重點從模塊功能、結(jié)構(gòu)、Verilog語言講解了實現(xiàn)的過程。
　　 最后通過modelsim、Ultraedi

4、t、MATLAB、QuartusⅡ等工具分析各個模塊代碼設(shè)計的正確性。然后選取Altera公司的CycloneⅣ系列FPGA，具體芯片型號為EP4CGX22CF19C6，利用QuartusⅡ軟件綜合整個解調(diào)解碼電路。維特比譯碼占用1544個LE資源，F(xiàn)SK解調(diào)占用3099個LE，總的解調(diào)譯碼電路占用了4643個LE的資源。從時序時鐘報告得到的結(jié)果完全符合設(shè)計的要求。維特比模塊的功耗為116.51mW，F(xiàn)SK解調(diào)模塊功耗為168mW。維特