基于GPS衛(wèi)星信號的秒級精度授時芯片設(shè)計——數(shù)字后端設(shè)計.pdf

1、GPS系統(tǒng)良好的穩(wěn)定性和高精度使其得到了廣泛的應(yīng)用。本設(shè)計中的授時芯片即是基于GPS衛(wèi)星信號，芯片的授時精度達(dá)到了秒級。由于授時芯片是純數(shù)字電路，所以后端實(shí)現(xiàn)時采用的基于標(biāo)準(zhǔn)單元的半定制ASIC設(shè)計。
　　芯片在完成了RTL級代碼設(shè)計后，本設(shè)計采用Design Compiler工具對代碼進(jìn)行了具有可測試性的邏輯綜合，將設(shè)計用門級電路實(shí)現(xiàn)，同時電路中的時序器件都選用的帶有可測試性接口的元件，以備流片后的測試使用。然后用Prime T

2、ime工具對生成的門級網(wǎng)表進(jìn)行時序分析，時序分析通過后，用Formality工具對RTL級代碼文件和生成的網(wǎng)表文件進(jìn)行了形式驗(yàn)證。形式驗(yàn)證通過后對電路進(jìn)行了布局布線，采用的是SOC Encounter工具。在布局布線過程中，對整個芯片的版圖進(jìn)行了合理的布局，對標(biāo)準(zhǔn)單元進(jìn)行了時序和擁塞最優(yōu)化的放置。在時鐘樹的綜合過程中，對時鐘的各個參數(shù)進(jìn)行了合理的設(shè)置，盡量使綜合后的時鐘信號性能最優(yōu)。在完成了版圖的全局布線后，用StarRC工具對版圖進(jìn)行

3、了寄生參數(shù)的提取，并對有了實(shí)際延時信息的電路再次進(jìn)行了時序分析。在版圖的時序和功耗都滿足要求后，對版圖用Calibre工具進(jìn)行了物理驗(yàn)證，包括設(shè)計規(guī)則檢查以及版圖和網(wǎng)表的信息比對，最后用Formality工具對版圖文件和邏輯綜合生成的網(wǎng)表文件再次進(jìn)行了形式驗(yàn)證。
　　本設(shè)計對基于GPS衛(wèi)星信號的秒級精度授時芯片實(shí)現(xiàn)了從可測試性邏輯綜合到掩膜版圖完成的整個數(shù)字后端設(shè)計，采用的是上華0.5urn DPTM單阱工藝。本后端設(shè)計實(shí)現(xiàn)的秒級