高性能低功耗全數(shù)字鎖相環(huán)的研究與實(shí)現(xiàn).pdf

1、無線通信技術(shù)對軍事、科學(xué)、商務(wù)等許多方面都有著深遠(yuǎn)的影響。隨著半導(dǎo)體產(chǎn)業(yè)的高速發(fā)展，全集成的射頻收發(fā)機(jī)降低了無線通信的成本、提高了無線通信的性能。鎖相環(huán)作為本振信號產(chǎn)生電路，是射頻收發(fā)芯片中的核心模塊之一，影響到收發(fā)機(jī)的接收端靈敏度、帶外雜散輻射以及功耗等。而數(shù)字CMOS工藝的發(fā)展使全數(shù)字鎖相環(huán)具有更好的集成性、可移植性和抗噪聲性能等優(yōu)勢。但目前對全數(shù)字鎖相環(huán)的研究還不夠深入，尤其是噪聲性能與功耗難以兼顧。本文以符合IEEE802.15

2、.4標(biāo)準(zhǔn)的2.4GHz頻段Zigbee收發(fā)芯片為應(yīng)用背景，著重于高性能低功耗全數(shù)字鎖相環(huán)的研究和實(shí)現(xiàn)。
　　論文的主要工作及創(chuàng)新點(diǎn)包括:1）根據(jù)2.4GHz頻段Zigbee射頻收發(fā)機(jī)的應(yīng)用背景，分析并推導(dǎo)了全數(shù)字鎖相環(huán)的性能指標(biāo)，確立了整數(shù)型含反饋分頻器的全數(shù)字鎖相環(huán)架構(gòu)，并基于matlab與Cadence仿真平臺驗(yàn)證了該架構(gòu)的有效性，同時分配了模塊指標(biāo)。2）提出了一種基于邊沿切換電路的隨機(jī)時間-數(shù)字轉(zhuǎn)換器(Stochastic

3、Time-to-Digital Converter，STDC)電路結(jié)構(gòu)，通過交替切換輸入時鐘的上升沿，實(shí)現(xiàn)動態(tài)匹配，在實(shí)現(xiàn)相同分辨率的情況下，所需比較器數(shù)量為傳統(tǒng)STDC結(jié)構(gòu)的一半，提高了電路的抗PVT特性。設(shè)計(jì)了一種差分結(jié)構(gòu)的時間比較器，消除了輸入時鐘下降沿對比較器判決結(jié)果的影響。相比于傳統(tǒng)STDC電路，本文的STDC電路功耗降低了30％，解決了分辨率與功耗、面積的矛盾關(guān)系。3）提出了一種具有高調(diào)諧精度的數(shù)控振蕩器(Digital C

4、ontrolledOscillator，DCO)結(jié)構(gòu)，包含三級電容陣列，中、精級電容單元由兩對PMOS對管反向連接構(gòu)成，實(shí)現(xiàn)了不高于300kHz/LSB的DCO增益;使用△∑調(diào)制器對精級電容陣列控制字進(jìn)行調(diào)制，將DCO的頻率分辨率提高到2kHz;DCO中、精級電容陣列控制字采用溫度編碼形式，提高了DCO調(diào)諧的線性度。4）設(shè)計(jì)了一種具有零相位啟動功能的可編程分頻器，采用SCL結(jié)構(gòu)實(shí)現(xiàn)基于可置數(shù)D觸發(fā)器的遞減計(jì)數(shù)器電路，提高了可編程分頻器的

5、電路速度，實(shí)現(xiàn)了分頻器啟動時就令環(huán)路相位誤差接近零的效果，不僅滿足了STDC中比較器電路的功能需求，還縮短了鎖定時間。
　　論文基于TSMC130nmCMOS工藝設(shè)計(jì)了一款應(yīng)用于2.4GHz頻段Zigbee射頻收發(fā)機(jī)的全數(shù)字鎖相環(huán)，并進(jìn)行了流片與測試。芯片面積為0.94mm×0.98mm，測試結(jié)果表明，在1.2V電源電壓下，芯片總功耗為12mW，鎖定時間小于2.5μs，鎖相環(huán)輸出頻率范圍為2.39GHz～2.56GHz，相位噪聲性