嵌入式環(huán)境下三線性分解算法優(yōu)化技術(shù)研究.pdf

1、三線性分解算法因能對(duì)復(fù)雜多組分體系中的各組分同時(shí)進(jìn)行定量分析而在眾多領(lǐng)域得到應(yīng)用。然而在嵌入式環(huán)境下，該算法因平臺(tái)優(yōu)化不足而性能不佳。三線性分解算法計(jì)算復(fù)雜，如何優(yōu)化嵌入式平臺(tái)上三線性分解算法，提升算法性能成為亟待解決的問(wèn)題。
　　與桌面平臺(tái)相比，現(xiàn)有的嵌入式平臺(tái)在指令調(diào)度器和TLB(TranslationLookaside Buffer)等部件上有所簡(jiǎn)化。同時(shí)，傳統(tǒng)的嵌入式優(yōu)化多在資源受限的平臺(tái)上進(jìn)行，對(duì)現(xiàn)有資源豐富的嵌入式平臺(tái)

2、優(yōu)化工作較少。本文為了解決三線性分解算法在現(xiàn)有嵌入式平臺(tái)上性能較低的問(wèn)題，針對(duì)平臺(tái)特性對(duì)算法進(jìn)行優(yōu)化，縮短算法的計(jì)算時(shí)間，具體工作如下：
　　在對(duì)三線性分解算法進(jìn)行性能分析的基礎(chǔ)上，研究了平臺(tái)的體系結(jié)構(gòu)特性，確定了算法優(yōu)化的核心為矩陣乘法優(yōu)化。計(jì)算出優(yōu)化矩陣乘法后算法的最大加速比，以評(píng)估優(yōu)化效果。
　　針對(duì)ARMv7體系結(jié)構(gòu)在指令調(diào)度器和TLB替換策略上與桌面平臺(tái)的不同，優(yōu)化GotoBLAS中的矩陣乘法分塊算法，提升矩陣乘法

3、的基礎(chǔ)性能。
　　在上一步優(yōu)化的基礎(chǔ)上，利用NEON核心的向量計(jì)算特性優(yōu)化矩陣乘法核函數(shù)，利用NEON核心的數(shù)據(jù)訪存帶寬優(yōu)勢(shì)加速矩陣乘法中部分拷貝的訪存過(guò)程，從計(jì)算和訪存兩方面共同優(yōu)化矩陣乘法。
　　為驗(yàn)證優(yōu)化策略的有效性，本文首先實(shí)現(xiàn)了優(yōu)化的矩陣乘法，并在基于ARMv7體系結(jié)構(gòu)的各平臺(tái)上進(jìn)行性能評(píng)估，然后檢驗(yàn)三線性分解算法在優(yōu)化矩陣乘法后的加速比。實(shí)驗(yàn)結(jié)果表明，本文優(yōu)化的矩陣乘法在性能上優(yōu)于其他開(kāi)源庫(kù)，實(shí)現(xiàn)了7-30倍的加