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文檔簡介
1、雷達信號處理中恒虛警率(CFAR)處理的目的是為了在目標檢測過程中可以保證穩(wěn)定的虛警率。不同的恒虛警率算法在某些環(huán)境中有較好的檢測性能,但是在其余環(huán)境下性能惡化驗證。對多種CFAR算法研究后發(fā)現(xiàn),VI-CFAR在均勻背景,雜波邊緣背景下均有較好的性能,但在多目標尤其是前后參考窗均存在干擾時其檢測性能下降嚴重。
本文提出了一種改進的VI-CFAR檢測方法-EOSVI-CFAR,此方法通過改變VI選擇不同恒虛警的判別條件并且引入了
2、有序統(tǒng)計OS-CFAR算法。對EOSVI-CFAR進行Matlab建模后,仿真結果表明,改進后的算法有效改善了VI-CFAR的多目標環(huán)境下檢測性能下降的問題,同時在均勻環(huán)境,雜波邊緣環(huán)境下仍保持著較好的性能。隨后進行算法的硬件設計。根據要求給出了電路的實現(xiàn)方案,核心的模塊包括:累加求和模塊、乘累加模塊、關鍵判別函數(shù)模塊、控制模塊、閾值生成模塊、高速插入排序模塊。為了提高處理器的工作頻率,在原有的排序電路基礎上提出了新的實現(xiàn)方案,使用IS
3、E Virtex5綜合后最大時鐘頻率比原版提高了10%,大大增強了處理器的性能。對于排序,累加和,乘累加和結果使用延遲電路有效的減小了面積消耗。在功能驗證階段,使用MATLAB,Modelsim聯(lián)合仿真,將前者的輸出結果與后者的輸出結果進行對比分析,結果一致證明硬件實現(xiàn)正確。使用DC在0.18μm工藝下綜合,面積為760106μm,最壞情況下時鐘頻率可達215MHz。第一個數(shù)據從輸入到結果輸出需要31個時鐘周期。對RTL和綜合的網表做形
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