高速可定時數(shù)據(jù)合成模塊設計.pdf

1、數(shù)據(jù)發(fā)生器作為現(xiàn)代測試與控制中常用的信號源,它可以產生具有一定編碼規(guī)則的用戶數(shù)據(jù),用來滿足特定數(shù)據(jù)測試要求。隨著現(xiàn)代科技水平的快速發(fā)展,待測設備的工作速度不斷提高以及系統(tǒng)功能更加復雜化,相應的對數(shù)據(jù)發(fā)生器提出了高數(shù)據(jù)率、深存儲度、可編程能力、多觸發(fā)方式、皮秒定時等要求。本課題研究高速數(shù)據(jù)流合成技術,完成高速可定時數(shù)據(jù)合成模塊設計,最終實現(xiàn)2.7Gbps串行數(shù)據(jù)流輸出和單通道256Mbits存儲深度的雙通道高速數(shù)據(jù)流合成系統(tǒng)。
　　

2、高速可定時數(shù)據(jù)合成模塊作為數(shù)據(jù)發(fā)生器的核心單元,擔負著實現(xiàn)儀器的大部分功能和指標的任務。主要包括:產生兩通道串行數(shù)據(jù)流信號,實現(xiàn)重復、單次、單步三種工作模式以及數(shù)據(jù)率、定時延遲參數(shù)均可調的功能。本文闡述了如何產生數(shù)據(jù)率高、存儲深度深并工作在多種模式下的無縫數(shù)據(jù)流。具體工作內容如下:
　　(1)闡述高速數(shù)據(jù)流合成的基本原理和方法,結合功能和指標要求,分析高速數(shù)據(jù)流合成的設計難點,提出高速可定時數(shù)據(jù)合成模塊的總體設計方案。
　　

3、(2)完成時鐘單元電路設計,采用 DDS和鎖相環(huán)相結合的方式實現(xiàn)頻率范圍為50KHz~2.7GHz的差分時鐘輸出。
　　(3)完成數(shù)據(jù)合成和控制單元電路。采用DDR存儲技術并結合FIFO緩沖數(shù)據(jù)的方法,完成無縫深存儲數(shù)據(jù)的產生。其中以DDR存儲器的大容量實現(xiàn)256Mbits的深存儲,以FIFO的緩沖來完成數(shù)據(jù)的速率轉接和控制重部,利用并串轉換技術實現(xiàn)最高2.7Gbps數(shù)據(jù)率;采用高分辨率的可編程延遲線器件組來實現(xiàn)雙通道延遲定時的準