面積帶寬優(yōu)化的嵌入式GPU可編程著色器體系結(jié)構(gòu)研究.pdf

1、隨著VLSI工藝水平的不斷提高與應(yīng)用需求的不斷增長(zhǎng),在系統(tǒng)級(jí)芯片中集成基于多統(tǒng)一著色器的嵌入式GPU已成為高端移動(dòng)終端設(shè)備的重要發(fā)展趨勢(shì)。但由于芯片面積的嚴(yán)格約束,嵌入式GPU中可容納的可編程著色器核心數(shù)量極為有限。這就要求在體系結(jié)構(gòu)設(shè)計(jì)中必須有效提升單著色器的計(jì)算性能,并保證較小的面積開(kāi)銷(xiāo);另一方面,嵌入式GPU在繪制過(guò)程中需要頻繁訪(fǎng)問(wèn)片外圖形數(shù)據(jù)存儲(chǔ)資源,造成極高的總線(xiàn)數(shù)據(jù)訪(fǎng)問(wèn)帶寬,增加了嵌入式GPU的系統(tǒng)功耗。因此如何對(duì)可編程著色

2、器的邏輯面積和數(shù)據(jù)訪(fǎng)問(wèn)帶寬進(jìn)行優(yōu)化成為嵌入式GPU體系結(jié)構(gòu)研究的重要方向。本文將針對(duì)上述問(wèn)題,從多核嵌入式GPU系統(tǒng)級(jí)建模方法、面積優(yōu)化的單著色器運(yùn)算單元通路與體系結(jié)構(gòu)設(shè)計(jì)、帶寬優(yōu)化的多著色器頂點(diǎn)緩存結(jié)構(gòu)等方面開(kāi)展研究工作,為未來(lái)多核嵌入式GPU體系結(jié)構(gòu)的研究與設(shè)計(jì)提供理論和技術(shù)基礎(chǔ)。
　　首先,本文提出一種基于混合建模技術(shù)的嵌入式GPU高層次全系統(tǒng)仿真平臺(tái)。為了有效提升復(fù)雜系統(tǒng)軟件的仿真速度,提出了基于QEMU虛擬機(jī)的微處理器指

3、令集仿真器,并利用SystemC事務(wù)級(jí)模型對(duì)系統(tǒng)級(jí)芯片內(nèi)部互連結(jié)構(gòu)進(jìn)行建模,有效提升系統(tǒng)仿真效率。之后提出一種基于基于片內(nèi)數(shù)據(jù)緩沖區(qū)的多統(tǒng)一著色器的嵌入式GPU基礎(chǔ)體系結(jié)構(gòu),并利用周期級(jí)建模的方法對(duì)其微結(jié)構(gòu)細(xì)節(jié)特征進(jìn)行描述。最后將周期級(jí)模型與SystemC事務(wù)級(jí)硬件模型進(jìn)行整合,從而為本文后續(xù)的研究工作提供基礎(chǔ)實(shí)驗(yàn)平臺(tái)。
　　其次,本文提出了可編程著色器內(nèi)部面積優(yōu)化的浮點(diǎn)運(yùn)算單元數(shù)據(jù)通路。首先針對(duì)浮點(diǎn)向量運(yùn)算的特點(diǎn),提出了一種多功

4、能統(tǒng)一浮點(diǎn)向量運(yùn)算單元結(jié)構(gòu)。通過(guò)對(duì)已有向量?jī)?nèi)積運(yùn)算單元關(guān)鍵硬件模塊進(jìn)行向量化復(fù)用,使其支持基本向量運(yùn)算類(lèi)指令的處理,并在保證計(jì)算性能的同時(shí)盡可能降低邏輯面積開(kāi)銷(xiāo)。以此為基礎(chǔ),通過(guò)在著色器內(nèi)部復(fù)用空閑向量運(yùn)算單元,完成標(biāo)量超越函數(shù)二次多項(xiàng)式近似的計(jì)算,進(jìn)一步降低浮點(diǎn)標(biāo)量特殊功能單元的邏輯開(kāi)銷(xiāo)。
　　第三,本文以傳輸觸發(fā)結(jié)構(gòu)為基礎(chǔ),從性能和面積開(kāi)銷(xiāo)兩個(gè)方面對(duì)單著色器體系結(jié)構(gòu)進(jìn)行優(yōu)化?；趥鬏斢|發(fā)結(jié)構(gòu)下細(xì)粒度數(shù)據(jù)傳輸和體系結(jié)構(gòu)層次可見(jiàn)的

5、數(shù)據(jù)旁路,減少著色指令執(zhí)行過(guò)程中冗余結(jié)果數(shù)據(jù)的寫(xiě)回操作,從而有效發(fā)掘著色器內(nèi)部的指令級(jí)并行性,并減少其數(shù)據(jù)通路中互連結(jié)構(gòu)的設(shè)計(jì)復(fù)雜度。之后以頂點(diǎn)著色器為例,對(duì)基于傳輸觸發(fā)的可編程著色器微體系結(jié)構(gòu)進(jìn)行詳細(xì)設(shè)計(jì)。通過(guò)融合傳輸觸發(fā)和頂點(diǎn)處理的特點(diǎn),定制了著色器微指令集;并分別通過(guò)配置運(yùn)算單元數(shù)目和改進(jìn)寄存器端口及寫(xiě)回機(jī)制,達(dá)到進(jìn)一步降低面積開(kāi)銷(xiāo)的目的。最后,本文對(duì)該著色器進(jìn)行了硬件設(shè)計(jì)和FPGA原型系統(tǒng)搭建,驗(yàn)證了本文所提出的可編程著色器體系

6、結(jié)構(gòu)具有較高的計(jì)算性能并能夠減少面積開(kāi)銷(xiāo),從而有效提升著色器的面積效能。
　　最后,本文提出一種面向圖元的頂點(diǎn)拾取策略,有效消除在多著色器上運(yùn)行的頂點(diǎn)數(shù)據(jù)任務(wù)間的順序依賴(lài)性。在此基礎(chǔ)上,通過(guò)改進(jìn)原有面向單頂點(diǎn)著色器的頂點(diǎn)Cache結(jié)構(gòu),對(duì)多著色器結(jié)構(gòu)下的頂點(diǎn)數(shù)據(jù)訪(fǎng)問(wèn)帶寬進(jìn)行優(yōu)化。在進(jìn)行頂點(diǎn)著色器前,使用Pre-TnL頂點(diǎn)Cache與面向圖元頂點(diǎn)拾取策略相結(jié)合,緩存最近拾取的頂點(diǎn)數(shù)據(jù),降低其總線(xiàn)訪(fǎng)問(wèn)頻度;之后通過(guò)設(shè)計(jì)一種tag部分與

7、數(shù)據(jù)存儲(chǔ)部分分離的Post-TnL頂點(diǎn)Cache結(jié)構(gòu),有效緩存多著色器最近提交的頂點(diǎn)處理結(jié)果。最后通過(guò)在多核嵌入式GPU任務(wù)調(diào)度器中設(shè)計(jì)順序提交控制邏輯,保證分離Cache緩存結(jié)果的正確性。仿真結(jié)果表明,分離Post-TnL頂點(diǎn)Cache可以有效減少重復(fù)處理的頂點(diǎn)數(shù)目,進(jìn)一步降低頂點(diǎn)訪(fǎng)問(wèn)帶寬。
　　仿真評(píng)估和硬件實(shí)現(xiàn)驗(yàn)證結(jié)果表明,本文提出的嵌入式GPU可編程著色器體系結(jié)構(gòu)設(shè)計(jì)方法可以實(shí)現(xiàn)對(duì)面積開(kāi)銷(xiāo)和頂點(diǎn)數(shù)據(jù)訪(fǎng)問(wèn)帶寬的優(yōu)化,為未來(lái)針