高速嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器可編程內(nèi)建自測(cè)試設(shè)計(jì)及優(yōu)化.pdf

1、目錄目錄?I觀?IllAbstract?IV第一章緒論?11.1嵌入式存儲(chǔ)器在現(xiàn)代VLSI中的重要地位?11.2嵌入式存儲(chǔ)器測(cè)試的意義和測(cè)試技術(shù)的發(fā)展?21.3基于增益單元的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器?31.3.1嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器?31.3.2基于增益單元的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器?31.4增益單元eDRAM對(duì)測(cè)試的挑戰(zhàn)及引入PBIST的必要性?51.5論文主要工作和創(chuàng)新點(diǎn)?61.6論文組織結(jié)構(gòu)?6第二章增益單元存儲(chǔ)器測(cè)試算法選擇?82.1已

2、知故障模型舉例?82.2增益單元存儲(chǔ)陣列中干擾的影響?102.3增益單元存儲(chǔ)器測(cè)試算法選擇?112.3.1?March算法?112.3.2?Galpat算法?122.3.3錘子測(cè)試?13第三章二級(jí)循環(huán)嵌套PBIST設(shè)計(jì)?143.1設(shè)計(jì)@標(biāo)?143.2方案調(diào)研和確定?143.3指令集設(shè)計(jì)?163.3.1操作指令?163.3.2配置指令?173.3.3測(cè)試程序范例?203.4系統(tǒng)框圖?233.4.1測(cè)試系統(tǒng)總體框圖?233.4.2PBIST

3、結(jié)構(gòu)?243.5PBIST的存儲(chǔ)器測(cè)試流程?253.6系統(tǒng)模塊設(shè)計(jì)?263.6.1信號(hào)同步器?263.6.2指令存儲(chǔ)器?273.6.3指令譯碼器?283.6.4程序計(jì)數(shù)器?383.6.5讀寫控制器?39摘要摘要在現(xiàn)代SoC中，嵌入式存儲(chǔ)器己經(jīng)取代邏輯電路占據(jù)了芯片的絕大部分面積。而隨著便攜式移動(dòng)電子設(shè)備的快速發(fā)展，嵌入式存儲(chǔ)器的一個(gè)分支——嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器又以其高存儲(chǔ)密度和低功耗得到了越來越廣泛的應(yīng)用。在這種情況下，整個(gè)芯片的良率越

4、來越多地受到其中的存儲(chǔ)器模塊的影響，對(duì)嵌入式存儲(chǔ)器的有效測(cè)試也因此變得尤為重要。本文介紹了一種高速嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器。該存儲(chǔ)器采用新型的2T增益單元結(jié)構(gòu)作為存儲(chǔ)單元，具有高存儲(chǔ)密度、高訪問速度、非破壞性讀寫、與標(biāo)準(zhǔn)邏輯工藝兼容等優(yōu)勢(shì)。該存儲(chǔ)器所具有的優(yōu)勢(shì)給測(cè)試帶來了挑戰(zhàn)，如何節(jié)省測(cè)試時(shí)間和芯片管腳，在高速測(cè)試中保證高故障覆蓋率成為重要的問題。針對(duì)這一問題，本文提出了一種可編程內(nèi)建自測(cè)試方案。該方案包括了指令集設(shè)計(jì)和硬件電路的設(shè)計(jì)。四級(jí)

5、指令流水線的引入使全速測(cè)試成為可能。該設(shè)計(jì)方案可以通過執(zhí)行不同的測(cè)試指令實(shí)現(xiàn)多種類型的測(cè)試算法，包括March算法、Galpat算法、Hammertest等。該內(nèi)建自測(cè)試模塊被集成在了一個(gè)存儲(chǔ)容量為16KB的增益單元嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器芯片中，并在中芯國際0.13pm標(biāo)準(zhǔn)邏輯工藝下進(jìn)行了流片驗(yàn)證。芯片測(cè)試結(jié)果表明該內(nèi)建自測(cè)試方案可以在200MHZ的時(shí)鐘頻率下對(duì)待測(cè)存儲(chǔ)器執(zhí)行全速測(cè)試，并實(shí)現(xiàn)多種測(cè)試算法。針對(duì)在上述芯片測(cè)試過程中發(fā)現(xiàn)的工藝

6、波動(dòng)導(dǎo)致單元良率降低的問題，本文又介紹了一種能夠自動(dòng)優(yōu)化存儲(chǔ)器性能的可編程內(nèi)建自測(cè)試方案。該方案可以自動(dòng)優(yōu)化芯片操作時(shí)序，并可以對(duì)動(dòng)態(tài)存儲(chǔ)單元的數(shù)據(jù)保持時(shí)間進(jìn)行測(cè)試。芯片測(cè)試表明，這種改進(jìn)的可編程內(nèi)建自測(cè)試模塊的引入提高了單元良率，并成功測(cè)試出了存儲(chǔ)器的數(shù)據(jù)保持時(shí)間。本文針對(duì)新型的增益單元?jiǎng)討B(tài)隨機(jī)存儲(chǔ)器提出的可編程內(nèi)建自測(cè)試設(shè)計(jì)方案及其優(yōu)化保證了較高的故障覆蓋率，提高了測(cè)試速度，降低了對(duì)自動(dòng)測(cè)試設(shè)備的性能要求，降低了芯片管腳消耗，并具有