嵌入式多端口SRAM的低功耗和內(nèi)建自測(cè)試技術(shù)研究.pdf

1、隨著IC設(shè)計(jì)技術(shù)和工藝水平的日益完善，集成電路的復(fù)雜度越來(lái)越高，芯片規(guī)模越來(lái)越大，數(shù)百萬(wàn)門(mén)級(jí)的電路可以集成在一個(gè)芯片上，集成電路已經(jīng)進(jìn)入SoC時(shí)代。嵌入式多端口靜態(tài)存儲(chǔ)器是SoC中不可缺少的模塊，當(dāng)大量的存儲(chǔ)器單元被嵌入到處理器芯片內(nèi)部時(shí)，它們的功耗和測(cè)試成為突出的問(wèn)題。
　　本文首先對(duì)嵌入式多端口SRAM在低功耗和內(nèi)建自測(cè)試方面的發(fā)展現(xiàn)狀作了介紹與回顧，扼要的闡述了VLSI設(shè)計(jì)中常見(jiàn)的低功耗優(yōu)化技術(shù)和測(cè)試技術(shù)，并介紹了目前靜態(tài)存

2、儲(chǔ)器設(shè)計(jì)中采用的基本方法。
　　從嵌入式多端口SRAM的低功耗需求出發(fā)，本文深入研究了兩種多端口靜態(tài)存儲(chǔ)器（寄存器堆和cache）在結(jié)構(gòu)層的低功耗技術(shù)。具體包括：
　　1．在寄存器堆低功耗設(shè)計(jì)技術(shù)方面，基于對(duì)已有的cache模型分析和修改和擴(kuò)充，得到了寄存器堆結(jié)構(gòu)層的功耗模型、延遲模型和面積模型。模型公式的計(jì)算結(jié)果表明存儲(chǔ)陣列結(jié)構(gòu)的變化影響寄存器堆的功耗、延遲和面積，不同配置的寄存器堆應(yīng)采用不同的陣列結(jié)構(gòu)。同時(shí)，通過(guò)研究各個(gè)

3、組成部分的不同電路結(jié)構(gòu)對(duì)寄存器堆功耗的影響得到功耗分布圖，確定不同配置寄存器堆的主要耗能元件，優(yōu)化其電路結(jié)構(gòu)來(lái)降低整體功耗。利用這種低功耗優(yōu)化方案，我們分別采用TSMC0.25μm工藝為SPARC處理器和DSP處理器設(shè)計(jì)了同步和異步共四個(gè)寄存器堆。另外，采用TSMC0.35μm工藝設(shè)計(jì)的異步64×32位寄存器堆，在MOSIS多芯片投片成功，并通過(guò)芯片功能測(cè)試。這些寄存器堆經(jīng)過(guò)結(jié)構(gòu)、電路和版圖層優(yōu)化后，均取得了比模型估算值更低的功耗。

4、r>　　2．在cache的低功耗設(shè)計(jì)技術(shù)方面，首先研究了cache系統(tǒng)的在電路和版圖層的低功耗設(shè)計(jì)技術(shù)。其中 TLB是影響cache讀取速度的關(guān)鍵路徑，因此在設(shè)計(jì)過(guò)程中著重分析了CAM結(jié)構(gòu)和比較線結(jié)構(gòu)對(duì)延遲和功耗的影響。除了電路技術(shù)可以降低功耗外，本文又提出在結(jié)構(gòu)層降低cache功耗的辦法。本文提出的滑動(dòng)cache結(jié)構(gòu)具有自適應(yīng)動(dòng)態(tài)可重構(gòu)的特點(diǎn)，它不但降低了cache的靜態(tài)和動(dòng)態(tài)功耗而且提高了整個(gè)處理器的性能。除傳統(tǒng)的指令和數(shù)據(jù)cach

5、e外，滑動(dòng)cache結(jié)構(gòu)增加一個(gè)滑動(dòng)塊Scache。利用動(dòng)態(tài)仲裁機(jī)制，實(shí)時(shí)均衡考慮指令和數(shù)據(jù)cache的性能，動(dòng)態(tài)調(diào)整Scache的配置，從而降低整個(gè)cache的靜態(tài)和動(dòng)態(tài)功耗。在Wattch仿真器上實(shí)現(xiàn)了該設(shè)計(jì)，利用SPEC95測(cè)試程序與兩種傳統(tǒng)結(jié)構(gòu)和文獻(xiàn)中的DRI結(jié)構(gòu)進(jìn)行了比較驗(yàn)證。
　　針對(duì)多端口嵌入式存儲(chǔ)器的內(nèi)建自測(cè)試需求，本文提出了雙端口SRAM和雙端口CAM的內(nèi)建自測(cè)試算法，然后設(shè)計(jì)并實(shí)現(xiàn)了片上存儲(chǔ)器的集權(quán)式BIST系

6、統(tǒng)。具體包括：
　　1．針對(duì)雙端口SRAM和雙端口CAM，本文提出了折衷的測(cè)試算法，既有較高的故障覆蓋率又有較短的測(cè)試時(shí)間，即雙端口SRAM的測(cè)試算法（DS-March CE）和雙端口CAM的測(cè)試算法（DC-March CE），它們的測(cè)試長(zhǎng)度分別為20N和20N＋2L。這兩個(gè)算法有很大的相似性，便于內(nèi)建自測(cè)試電路的集成。它們不但可以檢測(cè)所有字內(nèi)故障，而且可以檢測(cè)部分字間故障，故障覆蓋率可高達(dá)95％以上。由于針對(duì)雙端口CAM的測(cè)試算

7、法較少，本文中通過(guò)分析雙端CAM的物理故障模型和功能故障模型，又提出了一種高故障覆蓋率的測(cè)試算法（HFC-CAM算法）。這種算法的測(cè)試長(zhǎng)度為3×23N，故障覆蓋率高于以往的算法。
　　2．設(shè)計(jì)了一個(gè)可擴(kuò)展的片上存儲(chǔ)器集權(quán)式BIST系統(tǒng)。文中介紹了它的總體結(jié)構(gòu)和各個(gè)組成部分的框架。該系統(tǒng)可以測(cè)試單端，雙端和多端SRAM和CAM，特別是可以對(duì)cache系統(tǒng)中地址變換表的特殊結(jié)構(gòu)及比較線生成相應(yīng)的測(cè)試電路。該中央集權(quán)式的BIST系統(tǒng)，避