低功耗內(nèi)建自測(cè)試設(shè)計(jì)方法研究.pdf

1、集成電路工藝的進(jìn)步和電路規(guī)模擴(kuò)大帶來(lái)的測(cè)試挑戰(zhàn)，要求越來(lái)越多的芯片包含內(nèi)建自測(cè)試(BIST)電路。但由于自測(cè)試的測(cè)試向量之間相關(guān)性非常低、為縮短測(cè)試時(shí)間而采取的并行測(cè)試策略會(huì)破壞電路的低功耗結(jié)構(gòu)和功耗管理方案，導(dǎo)致了測(cè)試模式下芯片的功耗遠(yuǎn)大于功能模式下的功耗，過(guò)高的測(cè)試功耗將引起芯片可靠性和成品率下降、封裝成本增加和系統(tǒng)待機(jī)時(shí)間縮短。本論文著重于低功耗內(nèi)建自測(cè)試設(shè)計(jì)研究，包括功耗約束下的BIST高層測(cè)試綜合方法和門(mén)級(jí)低功耗BIST設(shè)計(jì)方

2、法。 BIST測(cè)試綜合是指在電路行為級(jí)描述映射到RTL級(jí)描述過(guò)程中，實(shí)現(xiàn)電路中數(shù)據(jù)通路的結(jié)構(gòu)設(shè)計(jì)和自測(cè)試電路設(shè)計(jì)，本文將測(cè)試功耗引入測(cè)試綜合并充分利用功能寄存器實(shí)現(xiàn)功耗約束下的自測(cè)試設(shè)計(jì)。為達(dá)到上述目的，本文結(jié)合抽樣模擬和曲面擬合的方法建立模塊的隨機(jī)響應(yīng)模型，度量電路內(nèi)部寄存器的可測(cè)性；通過(guò)故障模擬得出模塊端口處的可測(cè)性約束，以此確定測(cè)試綜合中可利用的測(cè)試資源。功耗約束的測(cè)試綜合把測(cè)試資源和待測(cè)模塊之間的關(guān)系用二進(jìn)制變量表示，從

3、測(cè)試路徑的角度對(duì)測(cè)試功耗進(jìn)行建模，以模塊輸入輸出端口處的可測(cè)性測(cè)度為目標(biāo)函數(shù)，采用整數(shù)線性規(guī)劃搜索滿足功能約束和測(cè)試約束的電路結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明，電路中任一模塊的自測(cè)試都不會(huì)違反測(cè)試功耗約束，與其它測(cè)試綜合方法相比，其測(cè)試面積開(kāi)銷(xiāo)更少。 門(mén)級(jí)低功耗BIST設(shè)計(jì)從測(cè)試結(jié)構(gòu)和測(cè)試向量?jī)煞矫嫒胧?，提出了基于部分掃描的低功耗測(cè)試結(jié)構(gòu)和面向功耗優(yōu)化的測(cè)試激勵(lì)生成方法?；诓糠謷呙璧牡凸臏y(cè)試采取"Test-per-Scan"測(cè)試結(jié)構(gòu)，通過(guò)

4、結(jié)合部分掃描和"pipeline"測(cè)試方式，在保證故障覆蓋率的條件下能大幅降低測(cè)試功耗，同時(shí)減少了測(cè)試面積開(kāi)銷(xiāo)，適用于時(shí)序邏輯的低功耗BIST設(shè)計(jì)。面向功耗優(yōu)化的測(cè)試激勵(lì)生成方法首先通過(guò)模擬退火算法把偽隨機(jī)測(cè)試矢量集中分為“有效”測(cè)試矢量段和“無(wú)效”測(cè)試矢量段，然后根據(jù)段的首尾矢量設(shè)計(jì)“跳轉(zhuǎn)”邏輯跳過(guò)測(cè)試激勵(lì)中的無(wú)效測(cè)試向量以降低測(cè)試功耗，適用于組合邏輯的低功耗BIST設(shè)計(jì)。由于掃描測(cè)試在工業(yè)界的廣泛應(yīng)用，本文還給出低功耗掃描可測(cè)性設(shè)計(jì)