鎖相環(huán)內建自測試研究.pdf

1、隨著鎖相環(huán)在系統(tǒng)芯片中的廣泛應用，鎖相環(huán)測試顯得越來越重要。傳統(tǒng)鎖相環(huán)測試主要依賴昂貴外部測試設備，不但增加測試成本，而且易引入測試噪聲，降低測試精度，無法滿足大規(guī)模測試需求。基于內建自測試原理(Built-in Self-Test，BIST)的鎖相環(huán)測試技術可以有效解決這些問題。
　　本文首先綜述了結構級BIST技術和參數(shù)級BIST技術，重點闡述片上抖動測量技術(Built-in JitterMeasurement，BIJM)，

2、分析對比各種BIJM測量電路，總結欠采樣技術適用于周期（間）抖動測量，游標延時鏈技術(Vernier Delay Line，VDL)更適合測量時間抖動。其中，前者測量范圍大，受PVT影響小，但忽略了長周期抖動測量，同時存在量化誤差，影響測量精度;后者可以實現(xiàn)亞皮秒級分辨率，但易受到PVT等因素影響，測量精度并不理想。本文重點研究這兩種抖動測量技術，實現(xiàn)各種類型抖動的高精度測量。
　　本文的主要工作如下:
　　高精度欠采樣抖動

3、測量技術:(1)提出了一種高精度欠采樣抖動測量電路，該電路具有兩種工作模式:在周期（間）抖動測量模式下，采用中央對齊處理技術，將采樣輸出信號中的不穩(wěn)定跳變位按照其中間點對齊，得到被測信號中的周期（間）抖動值;在長周期抖動測量模式下，采用周期對齊處理技術，將采樣輸出信號中的不穩(wěn)定跳變位按照固定的周期對齊并分析處理，得到被測信號中的長周期抖動值。(2)針對欠采樣測量過程中的精度問題，本文分別分析了測量分辨率、采樣時鐘偏差、采樣時鐘抖動對精度

4、的影響，針對測量分辨率引起的誤差問題，提出了一種修正算法。仿真結果表明:針對多組測試數(shù)據(jù)，周期間抖動測量平均誤差是15.01％;長周期抖動測量平均誤差是3.34％。
　　多分辨率VDL抖動測量技術:(1)改進了一種多分辨率VDL抖動測量電路(VVDL)，該電路由粗細兩種分辨率的延時鏈組成，在各粗細延時鏈中存在兩種不同延時差。VVDL可以大幅減少延時鏈的級數(shù)，降低PVT對測量精度的影響。(2)改進了一種高精度數(shù)控延時單元;并對鑒相器

5、進行優(yōu)化設計，實現(xiàn)高分辨率鑒相功能。(3)改進了一種數(shù)控自校正方案，包括校準、校正、校準三步，保證測量范圍并提高了測量精度。仿真結果表明:經校正后，VVDL電路粗分辨率是15.4ps，細分辨率是2.1ps，測量誤差僅為2.11％，相同條件下傳統(tǒng)VDL的測量誤差是20.2％。VVDL電路在BC（FF/0℃/1.32V）/WC(SS/125℃/1.08V)情況下，測量誤差分別是1.74％、7.8％。
　　本文在TSMC130nm工藝節(jié)